5.3 触发器

 

5.3 触发器

触发器与锁存器的不同在于，它除了置1、置0输入端以外，又增加了一个触发信号输入端。只有当触发信号到来时，触发器才能按照输入的置1、置0信号置成相应的状态，并保持下去。我们将这个触发信号称为时钟信号(CLOCK)，记作CLK。当系统中有多个触发器需要同时动作时，就可以用同一个时钟信号作为同步控制信号了。

触发信号的工作方式可以分为电平触发、边沿触发和脉冲触发三种。下面将会看到，在不同的触发方式下，触发器的动作过程各具有不同的动作特点。掌握这些动作特点，对于正确使用触发器是十分必要的。

5.3.1 电平触发的触发器

一、电路结构和工作原理

图5.3.1(a)是电平触发SR触发器基本的电路结构形式。这个电路由两部分组成：由与非门G₁、G₂组成的SR锁存器和由与非门G₃、G₄组成的输入控制电路。

图5.3.1 电平触发SR触发器(门控SR锁存器)

(a) 电路结构 (b) 图形符号

由图可知，当CLK=0时，门G₁、G₃的输出始终停留在1状态，S、R端的信号无法通过G₃、G₄而影响输出状态，故输出保持原来的状态不变。只有当触发信号CLK变成高电平以后，S、R信号才能通过门G₃、G₄加到由门G₁、G₂组成的锁存器上，“触发”电路发生变化，使Q和Q'根据S、R信号而改变状态。因此，将CLK的这种控制方式称为电平触发方式。

在图5.3.1(b)所示的图形符号中，用框内的C1表示CLK是编号为1的一个控制信号。1S和1R表示受C1控制的两个输入信号，只有在C1为有效电平时(C1=1)，1S和1R信号才能起作用。框图外部的输入端处没有小圆圈表示CLK以高电平为有效信号。(如果在CLK输入端画有小圆圈，则表示CLK以低电平作为有效信号。)

表5.3.1 电平触发SR触发器的特性表

CLK	S	R	Q*
0	X	X	Q
1	0	0	Q
1	0	1	0
1	1	0	1
1	1	1	不定

从表中可见，只有当CLK=1时，触发器输出端的状态才受输入信号的控制，而且在CLK=1时这个特性表与SR锁存器的特性表是一样的。同时，电平触发SR触发器的输入信号同样应当遵守SR=0的约束条件。否则当S、R同时由1变为0，或者S=R=1时，CLK回到0，触发器的次态将无法确知。

在某些应用场合，有时需要在CLK的有效电平到达之前预先将触发器置成指定的状态，为此，在实用的电路上往往还设置有异步置1输入端S和异步置0输入端R，如图5.3.2所示。

图5.3.2 带异步置位、复位端的电平触发SR触发器

(a) 电路结构 (b) 图形符号

只要在S或R加入低电平，即可立即将触发器置1或置0，而不受时钟信号的控制。因此，将S称为异步置位(置1)端，将R称为异步复位(置0)端。触发器在时钟信号控制下正常工作时应使S和R处于高电平。

此外，在图5.3.2所示电路的具体情况下，用S或R将触发器置位或复位应当在CLK=0的状态下进行，否则在S或R返回高电平以后预置的状态不一定能保存下来。

二、电平触发方式的动作特点

1. 只有当CLK变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态。
2. 在CLK=1的全部时间里，S和R状态的变化都可能引起输出状态的改变。在CLK回到0以后，触发器保存的是CLK回到0以前瞬间的状态。

根据上述的动作特点可以想象到，如果在CLK=1期间S、R的状态多次发生变化，那么触发器输出的状态也将发生多次翻转，这就降低了触发器的抗干扰能力。

【例5.3.1】

已知电平触发SR触发器的输入信号波形如图5.3.3所示，试画出Q、Q'端的电压波形。设触发器的初始状态为Q=0。

解：由给定的输入电压波形可见，在第一个CLK高电平期间先是S=1、R=0，输出被置成Q=1、Q'=0。随后输入变成了S=R=0，因而输出状态保持不变。最后输入又变为S=0、R=1，将输出置成Q=0、Q'=1，故CLK回到低电平以后触发器停留在Q=0、Q'=1的状态。

在第二个CLK高电平期间，若S=R=0，则触发器的输出状态应保持不变。但由于在此期间S端出现了一个干扰脉冲，因而触发器被置成了Q=1。

为了能适应单端输入信号的需要，在一些集成电路产品中把图5.3.1(a)所示的电路改接成图5.3.4的形式，得到电平触发的D触发器。(有些书刊和资料中也将这个电路称为D型锁存器。)

图5.3.4 电平触发D触发器(D型锁存器)

由图可见，若D=1，则CLK变为高电平以后触发器被置成Q=1，CLK回到低电平以后触发器保持1状态不变。若D=0，则CLK变为高电平以后触发器被置成Q=0，CLK回到低电平以后触发器保持0状态不变。因为它仍然工作在电平触发方式下，所以同样具有电平触发的动作特点。它的特性表如表5.3.2所示。

表5.3.2 电平触发D触发器(D型锁存器)的特性表

CLK	D	Q
0	X	Q
1	0	0
1	1	1

在CMOS电路中，经常利用CMOS传输门组成电平触发D触发器，如图5.3.5所示。当CLK=1时，传输门TG₁导通、TG₂截止，Q=D。而且，在CLK=1的全部时间里Q端的状态始终跟随D端的状态而改变。在CLK回到0以后，TG₂导通、TG₁截止。由于反相器G₁输入电容的存储效应，短时间内G₁输入端仍然保持为TG₁截止以前瞬间的状态，而且这时反相器G₁、G₂和传输门TG₂形成了状态自锁的闭合回路，所以Q和Q'的状态被保存下来。它的特性表与表5.3.2相同。

图5.3.5 利用CMOS传输门组成的电平触发D触发器(透明D型锁存器)

因为在CLK的有效电平期间输出状态始终跟随输入状态变化，输出与输入的状态保持相同，所以又将这个电路称为“透明的D型锁存器”(Transparent D-Latch)。

【例5.3.2】

若图5.3.5所示电平触发D触发器的CLK和输入端D的电压波形如图5.3.6中所给出，试画出Q和Q'端的电压波形。假定触发器的初始状态为Q=0。

解：根据表5.3.2所示的特性表可知，电平触发D触发器在CLK=1期间输出Q与输入D的状态相同，而当CLK变为低电平以后，触发器将保持CLK变为低电平之前的状态。这样就可以画出Q和Q'的电压波形了，如图5.3.6所示。

图5.3.6 例5.3.2的电压波形

 

5.3.2 边沿触发的触发器

一、电路结构和工作原理

为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CLK信号下降沿（或上升沿）到达时刻输入信号的状态。而在此之前和之后输入状态的变化对触发器的次态没有影响。为实现这一设想，人们相继研制了各种边沿触发（edge-triggered）的触发器电路。目前已用于数字集成电路产品中的边沿触发器电路有用两个电平触发D触发器构成的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器等几种较为常见的电路结构形式。

图5.3.7(a)是用两个电平触发D触发器组成边沿触发D触发器的原理性框图，图中的FF₁和FF₂是两个电平触发的D触发器（也称为D型锁存器）。由图可见，当CLK处于低电平时，CLK₁为高电平，因而FF₁的输出Q₁跟随输入端D的状态变化，始终保持Q₁=D。与此同时，CLK₂为低电平，FF₂的输出Q₂（也就是整个电路最后的输出Q）保持原来的状态不变。

图5.3.7 用两个电平触发D触发器组成的边沿触发器

(a) 原理性框图 (b) 实际的CMOS边沿触发D触发器

当CLK由低电平跳变至高电平时，CLK₁随之变成了低电平，于是Q₁保持为CLK上升沿到达前瞬间输入端D的状态，此后不再跟随D的状态而改变。与此同时，CLK₂跳变为高电平，使Q₂与它的输入状态相同。由于FF₂的输入就是FF₁的输出Q₁，所以输出端Q便被置成了与CLK上升沿到达前瞬时D端相同的状态，而与以前和以后D端的状态无关。

目前在CMOS集成电路中主要采用这种电路结构形式制作边沿触发器。图5.3.7(b)就是CMOS边沿触发D触发器的典型电路，其中FF₁和FF₂是两个利用CMOS传输门组成的电平触发D触发器。当CLK=0时，C=0、C'=1，TG₁导通、TG₂截止，D端的输入信号送入FF₁，使Q₁=D。而且，在CLK=0期间Q₁的状态将一直跟随D的状态而变化。同时，由于TG₁截止TG₂导通，FF₂保持原来的状态不变。

当CLK的上升沿到达时，C=1、C'=0，TG₁变为截止、TG₂变为导通。由于反相器G₁输入电容的存储效应，G₁输入端的电压不会立刻改变，于是Q₁在TG₁变为截止前的状态被保存了下来。同时，随着TG₄变为截止、TG₃变为导通，Q₁的状态通过TG₃和G₃、G₄送到了输出端，使Q*=D（CLK上升沿到达时D的状态）。因此，这是一个上升沿触发的D触发器。

在图形符号中，用CLK输入端处框内的“>”表示触发器为边沿触发方式。在特性表中，则用CLK一栏里的“↑”表示边沿触发方式，而且是上升沿触发，如表5.3.3中所示。（如果将图5.3.7(a)中CLK输入端的一个反相器去掉，则变成下降沿触发，这时应在CLK输入端加画小圆圈，并在特性表中以“↓”表示。）

表5.3.3 图5.3.7边沿触发器的特性表

CLK	D	Q	Q'
↑	0	0	1
↑	1	1	0

为了实现异步置位、复位功能，需要引入S和R信号。因为S和R是以高电平作为置1和置0输入信号的，所以必须把图5.3.7(b)中的4个反相器改成或非门，形成图5.3.8所示的电路。S和R端的内部连线在图中以虚线示出。

图5.3.8 带有异步置位、复位端的CMOS边沿触发D触发器

【例5.3.3】

在图5.3.7所示的边沿触发器电路中，若D端和CLK的电压波形如图5.3.9所示，试画出Q端的电压波形。假定触发器的初始状态为Q=0。

解：由边沿触发器的动作特点可知，触发器的次态仅仅取决于CLK上升沿到达时刻D端的状态，即D=1则Q'=1，D=0则Q'=0，于是便得到了图5.3.9中的Q端电压波形图。

二、边沿触发方式的动作特点

通过对上述边沿触发器工作过程的分析可以看出，边沿触发方式的动作特点，这就是触发器的次态仅取决于时钟信号的上升沿（也称为正边沿）或下降沿（也称为负边沿）到达时输入的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出的状态没有影响。

这一特点有效地提高了触发器的抗干扰能力，因而也提高了电路的工作可靠性。

 

 

5.3.3 脉冲触发的触发器

一、电路结构和工作原理

如果将图5.3.7(a)中边沿触发器里的两个电平触发D触发器换成电平触发的SR触发器，如图5.3.10(a)所示，那么这个新组成的电路又有怎样的动作特点呢？下面我们就来讨论一下它的触发过程。

图5.3.10 脉冲触发的SR触发器

(a) 电路结构 (b) 图形符号

图5.3.10(a)的电路是脉冲触发SR触发器的典型电路（以前也把这个电路称作主从SR触发器）。FF₁和FF₂分别称为主触发器和从触发器。当CLK=0时，FF₁保持原状态不变。在CLK变为高电平后，CLK=1、CLK'=0，主触发器的输出Q₁将按照S和R输入端信号被置成相应的状态，而从触发器保持原来的状态不变。当CLK回到低电平，亦即下降沿到来时，从触发器的输出Q₂被置成与此刻Q₁相同的状态，而主触发器开始保持状态不变。由此可见，在一个时钟周期里，输出端的状态只可能改变一次，而且发生在CLK的下降沿。这一点和边沿触发器类似。

但需要注意的是，现在输入端的主触发器FF₁是一个电平触发的SR触发器，而不是电平触发的D触发器了。由于在CLK高电平期间主触发器输出的状态可能随S和R状态的变化而发生多次翻转，输出端的状态不可能始终与输入状态保持一致。因此，在脉冲触发SR触发器中，不能像边沿触发器那样，仅仅根据CLK下降沿到来时刻输入端S和R状态确定输出端Q的状态，而必须考察全部CLK=1期间主触发器状态的变化情况。这一点就是脉冲触发方式和边沿触发方式的区别所在。

例如，在图5.3.10(a)的电路中，当CLK=1期间输入信号先是S=0、R=1，主触发器被置成Q₁=0；随后又变为S=1、R=0，于是主触发器被置成了Q₁=1。而在CLK下降沿到来之前输入又变成了S=0、R=0，这时主触发器将保持Q₁=1不变。这样在CLK下降沿到来时，输出便被置成Q=Q₂=1。显然，如果只根据CLK下降沿到来时的输入状态，是无法正确地确定输出状态的。

在CLK高电平期间输入S、R不变的情况下，可以列出脉冲触发SR触发器的特性表，如表5.3.4。表中用CLK一行里的“↑”符号表示脉冲触发方式，而且CLK以高电平为有效电平（即CLK高电平时接受输入信号），输出端状态的变化则发生在CLK下降沿。这种情况也称为正脉冲触发。

表5.3.4 脉冲触发SR触发器的特性表

CLK	S	R	Q	Q'
↑	0	0	Q	Q'
↑	0	1	0	1
↑	1	0	1	0
↑	1	1	不定	不定

在图5.3.10(b)的图形符号中，用框内的“⊲”表示脉冲触发方式。因为需要等到CLK的有效电平消失以后（即回到低电平），输出状态才改变，所以也把这种触发方式叫做延迟触发。

如果在图5.3.10(a)电路CLK输入端增加一个反相器，则电路将变为CLK以低电平为有效信号，这时输出状态的变化将发生在CLK的上升沿。在特性表的CLK一栏中，用“↓”表示。同时，在图形符号中CLK输入端处增画一个小圆圈。

【例5.3.4】

在图5.3.10(a)的正脉冲触发SR触发器中，若CLK、S和R的电压波形如图5.3.11中所给出，试求Q和Q'端的电压波形。设触发器的初始状态为Q=0。

解：首先根据CLK=1期间S、R的状态可得到Q₁、Q'₁的电压波形。然后，根据CLK下降沿到达时Q₁、Q'₁的状态即可画出Q、Q'的电压波形了。由图可见，在第六个CLK高电平期间，Q₁和Q'₁的状态虽然改变了两次，但输出端的状态并不改变。

由于主触发器是一个电平触发SR触发器，所以在CLK的有效电平期间不应当施加S=R=1的输入信号，即仍需遵守SR=0的约束条件。前已述及，之所以规定这个约束条件，是因为当CLK的有效电平消失以后，或者S、R端的高电平同时回到低电平时，不能确定触发器的次态。为了解除这一约束，如果我们规定当输入为S=R=1时，触发器的次态为初态的反状态，即Q'=Q'，这样触发器的次态也能确定了。

不难想到，在SR触发器的基础上，如果当S=R=1时，将Q和Q'接回到输入端，用Q代替S端的输入信号，用Q'代替R端的输入信号，就可以实现上述要求了。图5.3.12(a)就是根据这个原理，在一个正脉冲触发SR触发器的基础上改接而成的。为了强调这个电路在逻辑功能上与SR触发器的区别，将两个输入端分别用J和K标示，并将具有这种逻辑功能的触发器称为JK触发器。图5.3.12(b)是正脉冲触发JK触发器的图形逻辑符号。

下面就来具体分析一下图5.3.12(a)电路在各种输入状态下的触发过程。

若J=1、K=0，则CLK=1时主触发器FF₁置1（原来是0则置成1，原来是1则保持1），待CLK=0以后从触发器FF₂亦随之置1，即Q'=1。

若J=0、K=1，则CLK=1时主触发器置0。待CLK=0以后从触发器也随之置0，即Q'=0。

若J=K=0，则由于门G₁、G₂被封锁，触发器保持原状态不变，即Q'=Q。

若J=K=1时，需要分别考虑两种情况。第一种情况是Q=0。这时门G₂被Q端的低电平封锁，CLK=1时仅G₁输出低电平信号，故主触发器置1。CLK=0以后从触发器也跟着置1，即Q'=1。

图5.3.12 正脉冲触发的JK触发器

(a) 电路结构 (b) 图形逻辑符号

第二种情况是Q=1。这时门G₁被Q'端的低电平封锁，因而在CLK=1时仅G₂能给出低电平信号，故主触发器被置0。当CLK=0以后从触发器跟着置0，故Q'=0。

综合以上两种情况可知，无论Q=1还是Q=0，当J=K=1时，触发器的次态可统一表示为Q'=Q'。就是说，当J=K=1时，CLK下降沿到达后触发器将翻转为与初态相反的状态。将上述的逻辑关系用真值表表示，即得到表5.3.5所示的脉冲触发JK触发器的特性表。

表5.3.5 脉冲触发JK触发器的特性表

CLK	J	K	Q	Q'
↑	0	0	Q	Q'
↑	0	1	0	1
↑	1	0	1	0
↑	1	1	Q'	Q

在有些集成电路触发器产品中，输入端J和K不止是一个。在这种情况下，J₁和J₂、K₁和K₂是与的逻辑关系，如图5.3.13(a)所示。如果用特性表描述它的逻辑功能，则应以J₁·J₂和K₁·K₂分别代替表5.3.5中的J和K。图5.3.13(b)中给出了多输入端JK触发器常见的两种逻辑符号。

图5.3.13 具有多输入端的主从JK触发器

(a) 电路结构 (b) 逻辑符号

【例5.3.5】

在图5.3.12给出的脉冲触发JK触发器电路中，若CLK、J、K的波形如图5.3.14所示，试画出Q、Q'端对应的电压波形。假定触发器的初始状态为Q=0。

解：由于每一时刻J、K的状态均已由波形图给定，而且CLK=1期间J、K的状态不变，所以只要根据CLK下降沿到达时J、K的状态去查主从JK触发器的特性表，就可以逐段画出Q和Q'端的电压波形了。可以看出，触发器输出端状态的改变均发生在CLK信号的下降沿，而且即使CLK=1时J=K=1，CLK下降沿到来时触发器的次态也是确定的。

二、脉冲触发方式的动作特点

通过上面的分析可以看到，脉冲触发方式具有两个值得注意的动作特点：

1. 触发器的翻转分两步动作。第一步，当CLK以高电平为有效信号时，在CLK=1期间主触发器接收输入端（S、R或J、K）的信号，被置成相应的状态，而从触发器不动；第二步，CLK下降沿到来时从触发器按照主触发器的状态翻转，所以Q、Q'端状态的改变发生在CLK的下降沿。（若CLK以低电平为有效信号，则Q和Q'状态的变化发生在CLK的上升沿。）
2. 因为主触发器本身是一个电平触发SR触发器，所以在CLK=1的全部时间里输入信号都将对主触发器起控制作用。

由于存在这样两个动作特点，在CLK=1期间输入信号发生过变化以后，CLK下降沿到达时从触发器的状态不一定能按此刻输入信号的状态来确定，而必须考虑整个CLK=1期间里输入信号的变化过程才能确定触发器的次态。

在图5.3.12所示的脉冲触发JK触发器中也存在类似的问题，即CLK=1的全部时间里主触发器都可以接收输入信号。不过由于Q、Q'端接回到了输入门上，所以在Q=0时主触发器只能接受置1输入信号，在Q=1时主触发器只能接受置0信号。其结果就是在CLK=1期间主触发器只有可能翻转一次，一旦翻转了就不会翻回原来的状态。但在SR触发器中，由于没有Q、Q'端接到输入端的反馈线，所以CLK=1期间S、R状态多次改变时主触发器状态也会随着多次翻转。

因此，在使用脉冲触发的触发器时必须注意：只有在CLK=1的全部时间里输入状态始终未变的条件下，用CLK下降沿到达时输入的状态决定触发器的次态才肯定是对的。否则，必须考虑CLK=1期间输入状态的全部变化过程，才能确定CLK下降沿到达时触发器的次态。

【例5.3.6】

在图5.3.12所示的脉冲触发JK触发器中，已知CLK、J、K的电压波形如图5.3.15所示，试画出与之对应的输出端电压波形。设触发器的初始状态为Q=0。

解：由图5.3.15可见，第一个CLK高电平期间始终为J=1、K=0，CLK下降沿到达后触发器置1。第二个CLK的高电平期间K端状态发生过变化，因而不能简单地以CLK下降沿到达时J、K的状态来决定触发器的次态。因为在CLK高电平期间出现过短时间的J=0、K=1状态，此时主触发器便被置0，所以虽然CLK下降沿到达时输入状态回到了J=K=0，但从触发器仍按主触发器的状态被置0，即Q'=0。第三个CLK下降沿到达时J=0、K=1。如果以这时的输入状态决定触发器次态，应保持Q'=0。但由于CLK高电平期间曾出现过J=K=1状态，CLK下降沿到达之前主触发器已被置1，所以CLK下降沿到达后从触发器被置1。

5.3.4 触发器按逻辑功能的分类

从上一节中可以看到，由于每一种触发器电路的信号输入方式不同（有单端输入的，也有双端输入的），触发器的次态与输入信号逻辑状态间的关系也不相同，所以它们的逻辑功能也不完全一样。

按照逻辑功能的不同特点，通常将时钟控制的触发器分为SR触发器、JK触发器、T触发器和D触发器等几种类型。

一、SR触发器

凡在时钟信号作用下逻辑功能符合表5.3.6特性表所规定的逻辑功能者，无论触发方式如何，均称为SR触发器。

表5.3.6 SR触发器的特性表

S	R	Q	Q*
0	0	Q	Q'
0	1	0	1
1	0	1	0
1	1	不定	不定

显然，上几节中讲到的图5.3.1和图5.3.10电路都属于SR触发器。而图5.2.1和图5.2.2所示的锁存器电路不受触发信号（时钟）控制，所以它们不属于这里所定义的SR触发器。

如果把表5.3.6特性表所规定的逻辑关系写成逻辑函数式，则得到：

𝑄+=𝑆+𝑅‾⋅𝑄Q+=S+R⋅Q

利用约束条件将上式化简，于是得出：

𝑄+=𝑅‾⋅𝑄+𝑆⋅𝑄‾Q+=R⋅Q+S⋅Q​

式（5.3.1）称为SR触发器的特性方程。

虽然用特性表描述触发器的逻辑功能比较直观，但是不能用特性表进行逻辑运算。在下一章里将会看到，在进行时序逻辑电路的分析和设计时，就必须使用特性方程描述触发器的逻辑功能了。

二、JK触发器

凡在时钟信号作用下逻辑功能符合表5.3.7特性表所规定的逻辑功能者，无论其触发方式如何，均称为JK触发器。

表5.3.7 JK触发器的特性表

J	K	Q	Q*
0	0	Q	Q'
0	1	0	1
1	0	1	0
1	1	Q'	Q

前面讲过的图5.3.12和图5.3.13所示电路都属于JK触发器。

根据表5.3.7可以写出JK触发器的特性方程，化简后得到：

𝑄+=𝐽𝑄′+𝐾′𝑄Q+=JQ′+K′Q

三、T触发器

在某些应用场合下，需要这样一种逻辑功能的触发器，当控制信号T=1时每来一个时钟信号它的状态就翻转一次；而当T=0时，时钟信号到达后它的状态保持不变。具备这种逻辑功能的触发器称为T触发器。它的特性表如表5.3.8所示。

表5.3.8 T触发器的特性表

T	Q	Q*
0	Q	Q'
1	Q'	Q

从特性表写出T触发器的特性方程为：

𝑄+=𝑇𝑄′+𝑇‾𝑄Q+=TQ′+TQ

它的图形逻辑符号如图5.3.16所示。

事实上只要将JK触发器的两个输入端连在一起作为T端，就可以构成T触发器。正因为如此，在触发器的定型产品中通常没有专门的T触发器。

当T触发器的控制端接至固定的高电平时（即T恒等于1），则式（5.3.3）变为：

𝑄+=𝑄′Q+=Q′

即每次CLK信号作用后触发器必然翻转成与初态相反的状态。

四、D触发器

凡在时钟信号作用下逻辑功能符合表5.3.9特性表所规定的逻辑功能者，无论触发方式如何，均称为D触发器。前面讲过的图5.3.4、图5.3.5和图5.3.7中的触发器，在逻辑功能上同属于这种类型。

从特性表写出D触发器的特性方程为：

𝑄+=𝐷Q+=D

表5.3.9 D触发器的特性表

D	Q	Q*
0	0	0
1	1	1

将JK、SR、T三种类型触发器的特性表比较一下不难看出，其中JK触发器的逻辑功能最强，它包含了SR触发器和T触发器的所有逻辑功能。因此，在需要使用SR触发器和T触发器的场合完全可以用JK触发器来取代。例如，在需要SR触发器时，只要将JK触发器的J、K端当作S、R端使用，就可以实现SR触发器的功能；在需要T触发器时，只要将J、K连在一起当作T端使用，就可以实现T触发器的功能，如图5.3.17所示。因此，目前生产的触发器定型产品中只有JK触发器和D触发器这两大类。

图5.3.17 将JK触发器用作SR、T触发器

(a) 用作SR触发器 (b) 用作T触发器

逻辑功能和触发方式是触发器的两个最重要的特性。逻辑功能是指稳态下触发器的次态和初态与输入之间的逻辑关系，而触发方式则指出了触发器在动态翻转过程中的动作特点。

通过前面的介绍可以看到，触发器的触发方式是由电路结构形式决定的。因此，触发器的触发方式和电路结构形式之间有固定的对应关系。然而触发器的触发方式和逻辑功能之间并无固定的对应关系。也就是说，同一种逻辑功能的触发器可以采用不同的触发方式；同一种触发方式的触发器可以具有不同逻辑功能。

例如图5.3.4(a)中的电路和图5.3.7(a)中的电路都是D触发器，但是两者的触发方式不同，前者属于电平触发，而后者属于边沿触发，所以在触发过程中它们的动作特点是不一样的。

又例如，同样是边沿触发器，不仅可以作成图5.3.7中的D触发器，也可以作成如图5.3.18中所示的JK触发器。将这个电路与图5.3.8所示的D触发器电路对照一下即可发现，图5.3.18电路只不过是在图5.3.8电路上附加了门G₁、G₂和G₃而已，电路的其余部分完全相同。从逻辑图可以写出图5.3.18所示触发器的特性方程：

𝑄+=(𝐽𝑄′+𝐾′𝑄)′Q+=(JQ′+K′Q)′

图5.3.18 用两个电平触发D触发器构成的边沿触发JK触发器 (CC4027)

故符合JK触发器规定的逻辑功能。

 

5.3.5 触发器的动态特性

为了保证触发器在时钟信号到来时能可靠地翻转，有必要进一步分析一下触发器的动态翻转过程，从而找出对输入信号、时钟信号以及两者互相配合关系的要求。通常用建立时间、保持时间、传输延迟时间以及最高时钟频率等几个参数具体描述触发器的动态特性。

下面就以图5.3.19(a)中的边沿触发D触发器为例，说明这些动态参数的含义。为了叙述的方便，假定图中传输门从控制信号（C和C'）跳变到它的输出状态改变的延迟时间、反相器的传输延迟时间都是相等的。

图5.3.19 边沿触发D触发器动态特性的分析

(a) 电路图 (b) 电压波形图

一、建立时间 (Setup time) 𝑡𝑠𝑢tsu​

建立时间是指输入信号应当先于时钟信号CLK动作沿到达的时间。为了保证触发器可靠地翻转，在C和C'状态改变以前FF₁中Q₁的状态必须稳定地建立起来，使Q₁=D。由于加到D端的输入信号需要经过传输门TG₁和反向器G₁和G₂的传输延迟时间才能到达Q₁端，而在CLK的上升沿到达后，只需经过反相器G₃的传输延迟时间C'的状态即开始改变，因此D端的输入信号必须先于CLK的上升沿至少2个传输延迟时间到达，故 𝑡𝑠𝑢=2𝑡tsu​=2t。

二、保持时间 (Hold time) 𝑡ℎth​

保持时间是指时钟信号CLK动作沿到达后，输入信号仍然需要保持不变的时间。由图5.3.19(a)可见，在C和C'改变状态使TG₁变为截止、TG₂变为导通之前，D端的输入信号应当保持不变。为此，至少在CLK上升沿到达后2个传输延迟时间内输入信号应当保持不变，即保持时间应为 𝑡ℎ=2𝑡th​=2t。

三、传输延迟时间 (Propagation delay time) 𝑡𝑝𝑑tpd​

传输延迟时间是指从CLK动作沿到达开始，直到触发器输出的新状态稳定建立所需要的时间。从图5.3.19(a)可见，FF₂输出端Q的新状态需要经过C、C'、TG₃和G₃的传输延迟以后才能建立起来，所以输出端Q的传输延迟时间 𝑡𝑝𝑑𝑄=4𝑡tpdQ​=4t。而Q'端还要再经过G₄的延迟才能建立起来，因而输出端Q'的传输延迟时间应为 𝑡𝑝𝑑𝑄′=5𝑡tpdQ′​=5t。

四、最高时钟频率 (Maximum clock frequency)

最高时钟频率是指触发器在连续、重复翻转的情况下，时钟信号可以达到的最高重复频率。从上面的分析得知，在图5.3.19(a)的电路中，为了保证触发器能可靠地翻转，CLK的低电平持续时间必须大于建立时间，所以 𝑡𝑤𝑙twl​ 的最小值应为 𝑡𝑤𝑙≥𝑡𝑠𝑢=2𝑡twl​≥tsu​=2t。

而在CLK变成高电平以后，直到Q'新状态建立起来以前，TG₃必须保持导通状态，因而C和C'状态不能改变。考虑到需要经过G₃的传输延迟时间4t以后C和C'状态才开始改变，所以CLK的高电平持续时间 𝑡𝑤ℎtwh​ 必须大于 4𝑡−𝑡ℎ4t−th​，故 𝑡𝑤ℎ≥4𝑡twh​≥4t。由此即可得到最高时钟频率为：

𝑓𝑚𝑎𝑥=1𝑡𝑤𝑙+𝑡𝑤ℎ=16𝑡fmax​=twl​+twh​1​=6t1​

若CLK波形的占空比为50%，则应取 𝑡𝑤𝑙=𝑡𝑤ℎ=4𝑡twl​=twh​=4t，这时的最高时钟频率将是：

𝑓𝑚𝑎𝑥=18𝑡fmax​=8t1​

需要提醒的是，在以上的分析过程中，我们假设了所有门电路的传输延迟时间是相等的，而实际上每个门电路的传输延迟时间是各不相同的。因此，上面得到的分析结果只能用于定性说明有关的物理概念。

通过对这个例子的分析还可以看到，触发器的动态参数取决于电路结构形式以及其中每个门电路的传输延迟时间，所以各种触发器的动态参数随电路结构形式和内部电路参数的不同而异。而且，这些电路参数又有一定的分散性。实际上每种集成电路触发器产品的动态参数最后都要通过实验来测定，然后给出参数的范围。