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RSS订阅原创 组合逻辑电路中的竞争-冒险
如上图左半部分为与门电路，即：Y = AB，在稳定状态下无论是A = 1、B = 0还是A = 0、B = 1，输出都为0，但是在实际电路中，A和B的电平在同时发生改变时，可能存在极短的时间Δt内产生极窄的Y = 1的尖峰脉冲，或称为电压毛刺。多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，往往导致出现一些不正确的尖峰脉冲信号，这些尖峰信号也称为“毛刺”我们将门电路两个输入信号同时向相反的逻辑电平跳变的现象称为竞争。的状态，使输出端产生极窄的Y=0的尖峰脉冲。
2023-05-09 20:59:01
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原创 用中规模集成电路实现组合逻辑函数
组合逻辑函数的电路实现例如：使用合适的逻辑电路实现函数F = AB + BC + AC。[分析]若不对逻辑函数进行变换，需要用到3个两输入的与门和一个三输入端的或门。若对逻辑函数进行变换，即：对逻辑函数进行两次取反。则需要3个两输入端的与非门和1个三输入端的与非门。还可以使用二进制译码器或数据选择器来实现，其实就是要确定“二进制译码器”或“数据选择器”与待求函数输入信号A、B、C，输出端与输入端信号Y的连接关系，即带球逻辑。
2023-05-09 20:59:01
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原创 数据选择器
在数字信号的传输过程中，有时需要从一组输人数据中选出某-一个来,这时就要用到一种称为数据选择器( Data Selector )或多路开关(Multiplexer )的逻辑电路。常用的器件有74×151、74×153、74×157。多路选择器也常用来设计其他组合逻辑电路。数据选择器是一个多输入单输出的逻辑电路。数据选择器的输入信号个数N与地址码个数n的关系为N=2常用2选1、4选1、8选1和16选1等数据选择器。
2023-05-09 20:58:23
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原创 译码器
译码器(Decoder)的逻辑功能是将每个输人的二进制代码译成对应的输出高、低电平信号或另外一个代码。因此,译码是编码的反操作。常用的译码器电路有二进制译码器、二一十进制译码器和显示译码器三类。
2023-04-21 09:36:19
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原创 编码器
为了区分一系列不同的事物,将其中的每个事物用一个二值代码表示,这就是编码的含意。在二值逻辑电路中,信号都是以高、低电平的形式给出的。因此,编码器(Encoder)的逻辑功能就是将输人的每一个高、低电平信号编成一个对应的二进制代码。编码器是实现编码的电路。它将输入编码转换为输出编码，是一种多输入、多输出的电路，一般来说，输入编码比输出编码位数多的称为编码器，输入编码比输出编码位数少的称为译码器。常用的编码器有：（1）二进制编码器用n位二进制代码对2个状态进行编码的电路称为二进制编码器。输入有2。
2023-04-21 09:35:38
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原创 加法器
两个二进制数之间的算术运算无论是加、减、乘、除,目前在数字计算机中都是化做若干步加法运算进行的。因此,加法器是构成算术运算器的基本单元。
2023-04-21 09:34:51
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原创 卡诺图化简
为了保证图中几何位置相邻的最小项在逻辑上也具有相邻性,这些数码不.能按自然二进制数从小到大地顺序排列,而必须按图中的方式排列,以确保相邻的两个最小项仅有一个变量是不同的。③有些为“1”的小方块可以被圈一-次以上，但在新圈定的圈内至少要包含一-个在原有圈内从未被圈过的“1”的方块，所以画完圈后要检查是否满足要求;②4个小方块组成一个大方块，或组成同一行/列，或组成两行/列的两端，或处于四角，可以合并，消去2个变量。②画卡诺圈，将相邻的“1’’方格按2"圈为一组，真到所有的“1”被圈完;①画出函数的卡诺图;
2023-04-21 09:34:37
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原创 组合逻辑电路
设A、B、C分别代表参加表决的逻辑变量，其取值为1时，表示赞同，为0表示不赞同。该电路实现多数表决，即执行少数服从多数的原则，于是当A、B、C三个变量中有两个或两个以上变量为1时，Y = 1，否则Y = 0。取红、黄、绿三盏灯的状态为输人变量，分别用R、A、G表示,并规定灯亮时为1,不亮时为0。取故障信号为输出变量,以Z表示之,并规定正常工作状态下Z为0，发生故障时Z为1。当A、B、C三个输入变量取值一致时(全0或全1),输出Y=1,否则为0，是“一致判断电路”。（1）写出逻辑表达式。（4）进行功能分析。
2023-04-21 09:33:59
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原创 具有约束关系的逻辑函数化简
规定按下为“1”，未按下为“0”，结果用Y表示，有结果为“1”，无结果为“0”，分析该逻辑问题。合并最小项时，究竟把卡诺图中的×作为1（即认为函数式中包含了这个最小项）还是作为0（即认为函数式中不包含这个最小项）对待，应以得到的相邻最小项矩形组合最大、而且矩形组合数目最少为原则。为达到此目的，加入的无关项应与函数式中尽可能多的最小项（包括原有的最小项和已写人的无关项）具有逻辑相邻性。化简具有无关项的逻辑函数时，如果能合理利用这些无关项，一般都可得到更加简单的化简结果。
2023-04-21 09:33:29
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原创 逻辑函数的公式化简法
运用A + AB = A (1 + B) = A 和 AB +公式法缺点：使用公式法化简有时很难判定结果是否为最简，不够直观。) = A，将两项合并为一项，并消去一个变量。= 1，将一项展开成两项，或者利用AB +C + BC，增加冗余项BC。在函数某一项乘以 A +B = A + B 或。+ B，消去多余因子。C，消去多余的与项。
2023-04-21 09:32:58
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原创 逻辑函数及其描述方法
例如，三变量A、B、C的最大项有(A’+ B’+ C’)、(A’+ B’+ C)、(A’+B +C’)、(A’ +B+C)、(A +B’+C’)、(A +B’ +C)、(A +B +C’)、(A +B+C)共8个(即2。对于-一个n变量的函数，该和项包括n个变量中的每一个变量，若每个变量都以原变量或反变量的形式出现一次，且职出现一次，则该和项称为最大项。例如,A、B、C三个变量的最小项有A’B’C’、A’B’C、A’BC’、A’BC、AB’C’、AB’C、ABC’、ABC共8个(即2。
2023-04-21 09:32:30
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原创 基本逻辑运算和复合逻辑运算
即有：0 + 0 = 0，0 + 1 = 1，1 + 0 = 1，1 + 1 = 1。（输入有1，输出为1；输入全为0，输出为0。即有：0·0 = 0，0·1 = 0，1·0 = 0，1·1 = 1。（输入有0，输出为0；输入全为1，输出为1。或，即单变量非运算优先级最高，与运算其次，或运算优先级最低。当两个变量取值相同时，输出为0；当两个变量取值不相同时，输出为1。当两个变量取值相同时，输出为1；当两个变量取值不相同时，输出为0。在决定事件发生的各种条件中，只要有一个或一个以上条件具备时，事件就会发生。
2023-04-21 09:32:20
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原创 触发器
在各种复杂的数字电路中，不但需要对二值信号进行算术运算和逻辑运算，还经常需要将这些信号和运算结果保存起来。为此，需要使用具有记忆功能的基本逻辑单元。能够存储1位二值信号的基本单元电路统称为触发器（Flip-Flop）。
2023-04-20 09:53:31
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原创 SR触发器
SR锁存器（基本RS触发器）的概念：是静态存储单当电最基本，也是电路结构最简单的一种，通常由两个或非门或者与非门组成。作用：1.缓存2.完成高速的控制器和慢速的外设不同步问题，3.解决驱动的问题4.解决一个Vo口既能输出也能输入的问题基本RS触发器的优缺点：优点：电路简单，具有置0，置1和保持功能，优点是构成各种触发器的基础，可用作数据寄存、消抖开关、脉冲变换。缺点：1、输入电平直接控制输出状态，使用缺点不便，抗干扰能力差。2、输入有约束条件。
2023-04-20 09:52:57
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原创 同步触发器
触发器与锁存器的不同在于，它除了置1、置0输入端以外，又增加了一个触发信号输入端。只有当触发信号到来时，触发器才能按照输入的置1、置0信号置成相应的状态，并保持下去。我们将这个触发信号称为时钟信号（CLOCK），记作CLK。只有当CLK为高电平的时候，传输信号才能触发电路变化，因此将CLK的这种控制方式称为电平触发方式。触发信号的工作方式可以分为电平触发、边沿触发和脉冲触发三种。
2023-04-20 09:52:36
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原创 D触发器
边沿触发器（Edge-Triggered Flip-Flop）：只在时钟脉冲CLK的上升沿或下降沿接收输入信号，而在CLK = 1及CLK = 0期间以及CLK非约定边沿，触发器不接收数据，保持原态不变。（2）当CLK = 1时，触发器可接受D端输入的信号，其状态翻到和D的状态相同。= D，在上升沿到来时将该值送入从触发器，使得Q = D，= D，在下降沿到来时将该值送入从触发器，使得Q = D，工作，从触发器的状态取决于主触发器，输入信号D不起作用。工作，主触发器的状态随输入信号D的变化而变化，即：Q。
2023-04-20 09:51:47
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原创 T触发器和T‘触发器
T’触发器是指每输入一个时钟脉冲CLK（CP）时，状态变化一次的电路。它实际上是T触发器的翻转功能，即令T=1。T触发器是根据T端输入信号的不同，在时钟脉冲CLK(CP)作用下具有翻转和保持功能的电路。T’触发器实际上是一个“二分频器”，Q的周期是CLK的2倍，频率则是CLK的1/2。设边沿T触发器初始状态为0，试对应输入波形画出Q和可的波形。设边沿T’触发器初始状态为0，试画出Q和Q的波形。
2023-04-20 09:51:12
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原创 脉冲触发的触发器（主从触发器）
脉冲触发的动作特点：（1）触发器的翻转分两步动作。第一步:当CLK以高电平为有效信号时，在CLK= 1期间主触发器接收输入端(S、R或J、K)的信号,被置成相应的状态，而从触发器不动。第二步: CLK下降沿到来时从触发器按照主触发器的状态翻转，所以Q、Q’端状态的改变发生在CLK的下降沿。( 若CLK以低电平为有效信号，则Q和Q’状态的变化发生在CLK的上升沿。( 2)因为主触发器本身是一个电平触发SR触发器,所以在CLK=1的全部时间里输入信号都将对主触发器起控制作用。
2023-04-20 09:50:43
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原创 不同逻辑功能触发器之间的相互转换
找出被转换触发器的激励条件。利用已有触发器和待求触发器的特性方程相等的原则，求出转换逻辑，得到被转换触发器的驱动方程。（1）写出已有触发器和待求触发器的特性方程。（2）变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。（3）比较已有和待求触发器的特性方程，根据两个方程相等的原则求出转换逻辑。（4）根据转换逻辑画出逻辑电路图。
2023-04-20 09:49:55
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原创 时序逻辑电路
数字逻辑电路一般可分为两大类:组合逻辑电路和时序逻辑电路。时序逻辑电路的特点是:在任何时刻电路的输出不仅与电路该时刻的输入有关，还与该电路过去的输入有关。时序电路：组合电路+触发器，电路的状态与时间顺序有关。
2023-04-20 09:49:05
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原创 逻辑代数的基本定律及规则
对任一个逻辑函数式Y,将式中所有的“·”换成“+”，“+”换成“·”，“0”换成“1”， “1”换成“0”，原变量换成反变量，反变量换成原变量，则得到原逻辑函数的反函数。对任一个逻辑函数式Y,将式中所有的“·”换成“+”，“+”换成“·”，“0”换成“1”， “1”换成“0”，则得到原逻辑函数的对偶式Y’。代入规则:对于一个等式，如在等式两边所有出现某个变量的地方，都用同一个函数代入，则等式仍成立。(2)原变量变成反变量，反变量换成原变量只对单个变量有效，而对长非号保持不变。(2)变量上的非号均不改变。
2023-04-20 09:48:13
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原创 JK触发器
设下降沿有效的边沿JK触发器初始状态为0，试对应输入波形画出Q和。3、功能齐全，有保持、置0、置1、翻转功能，使用方便。2、抗干扰能力极强，工作速度很高，在触发沿瞬间，按Q。1、CLK的上升沿或下降沿触发。74LS112(上升沿有效)：清零信号，相当于R’：预置信号，相当于S’
2023-04-20 09:47:26
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原创 正点原子新起点FPGA按键+消抖模块实例化
前言学习正点原子的新起点FPGA开发板时，对于按键+消抖模块的实例化仅仅实现了一个按键的实例化，对于初学者而言，进行多个按键+消抖进行模块示例化，可能会没有一点思绪，笔者也是初学者，通过尝试写出的多个按键+消抖模块实例化，现在分享如下:代码功能：通过FPGA开发板上面的4个按键控制4个LED灯，共4个状态：KEY0：LED1和LED4亮，LED2和LED3灭；KEY1：LED1和LED4灭，LED2和LED3亮；KEY2：LED1、LED2、LED3和LED4全亮；KEY3：LED1、LED2
2022-05-28 09:07:48
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原创 CCSV5菜单栏中没有Tools按钮，如何显示出来？
当在CCS中寻找波形查看窗口时，会发现CCS上方的菜单栏中没有Tools选项，如下图：图1 无Tools时菜单栏解决方法：点击Window菜单选项，并勾选出Show Toolbar。图二Show Toolbar然后会发现菜单栏会有如下变化图三菜单栏变化此时，依然没有出现Tools字样，只是多了一排工具图标栏，需要再在已经出现的工具图标栏右键空白处，选择Customize选项图四选择自定义然后，选择菜单可见性，勾选Tools选项即可：图五勾选Tools可见OK，接下来
2021-08-20 16:42:47
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原创 第十一届蓝桥杯单片机设计省一代码分享
第十一届蓝桥杯单片机设计省一代码分享话不多说，代码如下：（有疑问评论解答）#include "reg52.h"#include "iic.h"#include "onewire.h"sfr AUXR = 0X8E;sbit S7 = P3^0;sbit S6 = P3^1;sbit S5 = P3^2;sbit S4 = P3^3;#define Y4C P2 = (P2 & 0X1F) | 0X80#define Y5C P2 = (P2 & 0X1F) |
2020-12-17 15:27:00
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蓝桥杯单片机仿真原理图.rar
2020-07-19
Keil 软件最新版.rar
2020-04-01
为什么不同电表测量同一个三极管的hfe相差比较大？
2021-08-17
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