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RSS订阅原创 数字密码引爆器设计Verilog代码VIVADO PYNQ开发板
1、数子密码引爆器采用4个十进制数,输入密码时通过数码管显示当前输入的数字2、当4位密码输入正确后(初始密码为可自定义4位十进制数,报告中请写明),系统冋以正确启动引爆装置;当密码输入错误(多一位、少一位或错误)时,系统给岀警报3、系统复位后处于等待状态,按下 Ready键后,准备就绪,可以输入密码4、密码输入正确后,可以起爆5、密码输入错误时,系统给岀警报,红灯闪烁,蜂鸣器响,此时 Ready和 Wait t无效,必须由安保人员重新设置到等待状态6、引爆事件发生后,系统应重新回到等待状
2025-04-02 17:56:13
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原创 基于FPGA的电子琴设计Verilog代码VIVADO 硬木课堂开发板
1.键盘按键作为琴键,由于按键有限,根据你要演奏的曲目,设计每个按键代表的音符2.用数码管显示当前按下的音符,自定义显示方式。3.蜂鸣器作为输出,参考音符频率对照表4.选择一个拔码开关作为电子琴的开关,信号有效时才产生音乐输出,无效时不输出音乐。5.能自动播放一首乐曲。6.LED灯点亮情况能根据乐曲变化而变化7.具有暂停和继续播放功能。8.具有倍速播放功能。9.具有循环播放功能
2025-04-02 17:31:19
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原创 60进制递减计数器设计Verilog代码ISE仿真
60进制递减计数器使用开关控制计数器的功能，当开关为1时，预置初始值为59，开关为0时按时钟递减1，减到0回59
2025-04-02 17:14:45
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原创 自动售货机设计VHDL代码VIVADO仿真
1、可以投币5元、10元、20元2、可以取消购买，并退币3、投币总数大于等于25元时，输出购买成功信号
2024-12-26 12:23:39
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原创 序列发生器和序列检测器设计VHDL代码Quartus仿真
序列发生器和序列检测器1、使用状态机的方法设计序列检测器，检测“1100”序列2、设计伪随机序列发生器,用于作为序列检测器的检测源3、通过触发器输出检测结果
2024-12-25 17:37:07
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原创 QPSK调制解调实现设计VHDL代码Quartus仿真
QPSK调制解调实现1、设计正弦波载波模块2、进行QPSK调制3、进行QPSK解调，要求解调出的信号与原始信号一致
2024-12-25 17:31:42
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原创 6位数字密码锁设计VHDL代码Quartus仿真
1、设计密码锁，可以输入0~9个数，密码共6位2、具体确认、重置、修改、输出、上锁控制按键3、输入密码时可以删除重新输入，输入完成后按确认键4、若密码正确则开锁，led提示开锁5、密码错误3次则报警软件版本：quartusII 9.0
2024-12-25 17:25:43
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原创 汽车速度表设计VHDL代码Quartus 21EDA CPLD开发板
汽车速度表设计设计一个汽车速度表。车轮每转一圈会产生一个脉冲,每个脉冲代表1米的距离,根据单位时间的脉冲数可推算出汽车的速度。要求:(1)模拟产生车轮运转产生的脉冲信号并对其计数,用按键选择脉冲信号的不同频率(2)每隔10秒读取一次脉冲计数器,并据此计算车速;(3)用数码管显示车速,单位Km/h;(4)给出超速警告。←
2024-12-24 19:04:20
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原创 D触发器和16进制计数器设计Verilog代码Quartus仿真
1.设计 VERILOG HDL语言程序并实现带有异步清零( Asynchronouseset)和置位( Asynchronous setting)的D触发器2.设计 VERILOG HDL语言程序井实现带有异步复位的同步16进制加法计数器( Synchronous hexadecimal addition counter)3,对程序进行仿真4.连接电路验证设计的正确性
2024-12-24 18:50:08
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原创 自动量程等精度频率计设计Verilog代码Quartus DE2-115开发板
1、使用等精度测频法设计频率计2、频率分2档,1Hz和1KHz，当检测到频率大于1MHz时，自动切换到KHz单位3、闸门信号1秒4、被测频率超过50M时输出超量程指示
2024-12-23 20:01:53
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原创 数字频率计设计VHDL代码Quartus DE2-115开发板
1.频率检测是电子测量领域最基本的测量之一,数字频率计是一种应用非常广泛的数字电路,本设计系统根据频率计的测频原理,选择合适的时基信号对被测信号脉冲进行计数,达到测频的目的。本课题要求借助EDA工具和设计方法学习硬件描述语言,用编程的方法来设计电路,在 QUARTUSII软件环境中,进行电路的测试和仿真分析,最后下载到FPGA芯片完成硬件的功能测试。系统功能要求:具有记忆显示功能,测试结果采用6位十进制数字由七段数码管显示;测量范围100HZ-2OKHZ;响应时间15秒;显示时间21秒;测量误差≤0.1
2024-12-23 19:52:08
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原创 简易电子秒表设计Verilog代码Quartus DE2-115开发板
⑴ 基本电子秒表具有分、秒、1/10秒显示，具有启动、停止、暂停、归零四个按键；⑵ 当秒表归零后，按动启动键，秒表开始计时；之后按动停止键，秒表停止，显示器显示停止时刻时间；若开始计时后，按动暂停键，秒表停止，显示器显示暂停时刻时间，再次按动暂停键，秒表继续计时；⑶ 倒计时功能：秒表归零后，按动倒计时置数键后，手动设置倒计时时长分和秒。设置结束后，按动启动键，开始倒计时，倒计时结束后，发出提示音，提示音时长自定；
2024-12-21 19:45:40
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原创 可切换时区和进制的数字闹钟设计VHDL代码Quartus DE10开发板
○ 该项目旨在创建一个数字闹钟，可以显示当前时间、设置闹钟，并在不同模式之间切换，例如设置时间或闹钟。您将使用按钮来调整小时、分钟和秒，闹钟响起时会发出通知（如声音或灯光）。还有按钮可以重置闹钟或整个时钟。● 启动机制：○ 时钟在通电并加载程序时开始运行。○ 最初，所有值都设置为0，因为常规时钟将被初始化。● 通过FSM（有限状态机）选择模式：○ 按下指定键或使用开关更改/循环数字闹钟的模式。○ 指定键或开关是独热编码○ 使用LED、7Seg或LCD进行模式指示。
2024-12-21 19:40:03
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原创 数字电子时钟设计Verilog代码Quartus DE10-lite开发板
1、12小时和24小时切换2、可以切换正常计时和闹钟3、可以修改时间（包括闹钟时间）
2024-12-21 19:33:18
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原创 UART串口收发及LCD1602显示设计Verilog代码Quartus ep1c3开发板
1、设计串口发送和接收代码2、按下发送键，将端口预置的数据发送出去3、接收的数据通过LCD1602显示
2024-12-20 18:43:29
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原创 UART串口收发及LCD1602显示设计Verilog代码Quartus ep1c3开发板
UART串口收发及LCD1602显示1、设计串口发送和接收代码2、按下发送键，将端口预置的数据发送出去3、接收的数据通过LCD1602显示
2024-12-20 18:40:00
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原创 整点报时数字电子时钟设计VHDL代码Quartus 正点原子开拓者开发板
设计一数字电子时钟基本要求(必须完成):具有时、分、秒的计数和显示功能,以24小时循环计时;具有清零,整点报时(报时的形式不做要求,例如:几点就设置几个脉冲)功能(选作完成)具有调节小时,分钟的功能,即可以分别调快、调慢小时和分钟。结合开发板资源,实现程序下载验证。图1为开发板管脚设置
2024-12-20 18:30:47
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原创 商品自动售货机设计VHDL代码Quartus ep1c3开发板
1、支持投币1元、2元、5元2、具有单价1元、2元、3元的商品，通过按键选择商品3、选中后确认，开始投币，若投币金额大于单价则自动出货并找零4、投币过程中可以取消，退回所投金额5、数码管显示购买状态（单价，投币金额，找零金额），led指示购买成功
2024-12-20 18:15:01
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原创 可调闹钟数字钟设计Verilog代码Quartus 大西瓜开发板
1、可以调节小时、分钟2、可以调整闹钟时间3、到设置的时间闹铃响4、具有模式设置按键模式，0:计时，1设置时间 ，2显示闹钟时间，3设置闹钟时间
2024-12-16 19:07:39
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原创 基于TLC5510的电压表及LCD1602显示设计Verilog代码Quartus 大西瓜开发板
1、设计AD芯片TLC5510的驱动代码2、通过TLC5510将模拟信号转换成数字信号（AD值）3、根据基准电压将数字信号（AD值）换算为电压值值4、将AD值和电压值通过LCD1602显示5、使用开发板上的IO管脚连接外置的TLC5510芯片模块进行实物验证
2024-12-16 18:59:09
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原创 随机数生成器设计Verilog代码Quartus DE2开发板
在Verilog模拟它们并证明它们正常工作多游戏都需要输入随机数,目标是开发一种可以随机显示在DE2板7段显示屏上的十进制数字。在此示例中,我们将使用数字作为我们选择的国家彩票的号码,数字的选择从1开始到99操作如下1.按KEY0开始序列2.然后按KEY3并且第一个数字显示在HEX3-2上显示4秒3.然后,系统再次开始计数,重复阶段不能再次选择先前选择的号码4.重复该过程,直到选了6次要求:1架构和控制器的描述(用框图表示互连)和所有ASM图表2七段解码器的每个
2024-12-13 12:15:02
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原创 音乐播放器设计Verilog代码Quartus 小梅哥AC620开发板
设计音乐播放器，要求至少包含2首歌曲，使用按键切换歌曲，使用开发板的蜂鸣器播放音乐，使用Quartus内的ROM IP核存储音乐文件，
2024-12-12 19:54:17
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原创 N位booth乘法器（位宽可配置）设计Verilog代码Quartus仿真
(1)设置一个2n+1位的p空间,并将初始化为0;(2)将乘数填入p[n:1]中;(3)从p空间的最低位依次开始向左扫描,每次扫描两位,并判断所扫描的两位二进制数为何种情况;(4)判断p[2n]位,如果是逻辑0右移一位补0,如果是逻辑1就右移一位补1;(5)重复步骤(3) ,循环n次;(6)最终p空间的p[2n:1]就是乘数和被乘数的乘积。
2024-12-12 19:47:55
700
原创 12/24小时进制的电子时钟设计Verilog代码Quartus 小梅哥AC620开发板
12/24小时进制的电子时钟1、可以切换12/24小时进制2、具有调节小时和分钟的按键3、小时和分钟同时按下秒清零4、具有整点报时功能5、数码管显示时分秒
2024-12-12 19:41:06
484
原创 五级流水线CPU设计Verilog代码VIVADO仿真
基于FPGA的简单的五级流水线CPU，支持基本的运算，跳转，数据存储与传送等基本指令，解决流水线cpu中的控制相关和数据相关的问题。- 根据五级流水的五个阶段（取指，译码，执行，执行，访存，写回），将整个cpu分为五个子模块分别编码实现，然后封装在顶层模块里。- 在五个子模块中又分别对alu（运算模块），cu（控制模块），bru（跳转处理模块）等更小的子模块进行封装。- 由于流水执行，跳转指令在译码阶段被识别时，下一条指令已经取指开始执行，如不处理，会导致寄存器值被更改，即控制相关问题。采用在
2024-12-09 12:33:25
2158
原创 多周期流水处理器MIPS架构的CPU设计Verilog代码ISE仿真
1.设计一个基于MIPS架构的基本CPU，并能下载到FPGA上。利用所设计的CPU能够执行相应的程序，并能返回正确结果。 2.扩展完成以下内容：设计深度为5流水线CPU。 5个流水段分别命名为IF(取指),ID（指令译码）,EXE（执行）,MEM（访存）和WB（回写）。 3.当指令采用流水线技术行执行时候可能会产生相关和冲突。请采取简单方式合理解决冲突。
2024-12-09 12:23:41
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原创 具有状态显示的密码锁设计Verilog代码VIVADO ego1开发板
实现密码锁应用的逻辑，包括输入密码时的 CALL 状态，正确输入密码-HCC 状态，超时未正确输入密码 FAIL 状态，修改密码切换 MODE 等。默认密码2020
2024-12-09 11:25:04
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原创 网球计分器设计VHDL代码VIVADO仿真
网球计分器计分器可以同时显示2位选手的分数，通过2个按键分别控制2个分数，按键按一次加对应分数，分数为0~4，采用7段数码管显示分数，0分时显示L，1分显示15,2分显示30,3分显示40，4分显示W。W表示获胜，获胜后分数不再变化，同时有LED指示灯指示对应选手获胜。获胜指示持续5秒后自动返回初始状态，即显示L。通过这个计分器可以用来在网球比赛中计分。
2024-12-02 18:59:59
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原创 羽毛球记分牌设计VHDL代码VIVADO仿真
羽毛球记分牌为羽毛球比赛设计一个记分牌，记录双方球员的得分，每当一名球员得分时进行加分。只要有一名玩家得21分，游戏就结束。谁赢得了游戏，对于玩家1和玩家2使用不同led显示。赢得游戏后，计分板应在5秒后复位，除非在此时间之前发出单独的复位信号。在比赛中，分数可以是以五种方式评分:Try — 5 分Penalty Try — 5 分Goal-Kick (try-conversion) — 2 分Field-Goal (ｄｒｏｐ kick) — 3 分Penal
2024-12-02 18:46:33
632
原创 加法减法计算器设计Verilog代码VIVADO basys3开发板
1.加法和减法运算计算器应能够进行加法(+)和減法(-) 操作。输入两个4位的无符号二进制数(范围为0到 15)。2.输入输出要求 :使用`sw[3:0]`来输入4位二进制数。使用`sw4`选择运算符(1 表示加法，0表示减法)`BTNL`按钮用于在任何时候重置计算。`BTNU`按钮用于确认输入的操作数七段显示器用于显示输入值和计算结果。`BTND`按钮用于切换显示模式(十进制或十六进制)
2024-12-02 18:30:35
652
原创 学号滚动显示及加法器设计Verilog代码VIVADO basys3开发板
第1部分。ID学号滚动本实验的第一部分是将实验室合作伙伴之一的学生ID从以下四个数码管（SSD）中滚动从左到右，或从右到左，或来回。设备启动后，应立即开始滚动由开关操作或控制。轧制速度由设计师决定，但应该合理，所以人们看到每个角色都很舒服。除了学生证，您还可以选择显示你想要的任何东西或任何图案。发挥创造力！学生ID只需在数码管（SSD）中滚动一次。但你可以选择滚动它多次或由控制开关激活的任何时间。一旦滚动完成或禁用通过控制开关，系统应进入正常运行模式&计算器。
2024-12-02 18:00:24
899
原创 阻塞赋值和非阻塞赋值仿真设计Verilog代码VIVADO仿真
阻塞赋值和非阻塞赋值仿真1、设计阻塞赋值电路结构，并仿真1、设计非阻塞赋值电路结构，并仿真
2024-12-01 20:40:24
254
原创 UART串口发送设计Verilog代码VIVADO仿真
UART串口发送1、设计串口发送电路，实现UART协议2、输入8位并行数据，启动发送后开始串行输出3、发送完成输出标志信号
2024-12-01 20:32:52
618
原创 基于UART串口的32K数据发送和接收设计Verilog代码VIVADO仿真
1、编写代码，实现UART串口发送和接收2、待发送数据通过8位并行接口输入，输入后换成在FIFO中2、发送模块收到发送使能信号后开始发送FIFO内缓存的数据，发送完成后输出完毕信号3、接收模块接收数据也缓存在FIFO，接收满32k数据后产生接收中断4、仿真时为更快仿真出结果，可以将32K数据改为10个数据
2024-12-01 20:23:22
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原创 RISC-V中存储器的实现设计Verilog代码VIVADO ego1开发板
RISC-V中存储器的实现掌握存储器的工作原理和接口，掌握存储器的实现方法和初始化方法，掌握RISC-V中存储器的存取方式PC（程序计数器），指向下一条指令的地址。由于RISC-V指令是32bit的，所以下一条指令的地址是PC+4，而不是PC+1。
2024-12-01 20:12:45
274
原创 IP核实现fir滤波器设计Verilog代码VIVADO仿真
IP核实现fir滤波器设计fir滤波器，使用VIVADO的滤波器IP核，利用fir compiler实现
2024-12-01 20:00:28
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