15，FPGA_Verilog基础篇：verilog双向inout接口表示

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咱们在前面博文“veriog模块的端口声明”中简单提到了inout类型的信号，但在代码中如何使用却没有说，本篇就聊聊inout信号的使用方法。

现在约定，对于芯片的操作定义读写。也就是说，读操作意味着芯片向外输出数据，写操作意味着向芯片内写入数据。我们定义芯片的读使能信号RD_IN和写使能信号WR_IN为高电平有效，芯片的数据总线设为DATA_BUS，芯片的输出数据在输出信号DATA_ENABLE为高电平时有效，芯片的输入数据在输入信号WR_IN为高电平时有效。具体的时序图如下图1所示：

图1：数据总线接口时序

FPGA关键代码如下：

module Bus_interface(

       inout      [15:0]    DATA_BUS,
       input                    WR_IN,
       input                    RD_IN,
       ……
       output                  DATA_ENABLE,
       ……
);
       wire [15:0]    in_data;
       wire [15:0]    out_data;
       assign    in_data   =     DATA_BUS; //inout 信号作为输入信号
       assign  DATA_BUS = (DATA_ENABLE) ? out_data : 16'hz;//inout 信号作为三态输出信号
endmodule

总结一句话：输入一直可读；输出三态使能赋值，其他时刻高阻；

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