8，FPGA_Verilog基础篇：verilog关系操作的逻辑运算实现

原创 已于 2024-08-16 22:04:50 修改 · 366 阅读 · 1 ·
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#fpga开发

于 2024-06-11 01:23:00 首次发布

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1，FPGA_Verilog基础篇：Verilog发展进程-优快云博客

2，FPGA_Verilog基础篇：理解Verilog的四值逻辑-优快云博客

3，FPGA_Verilog基础篇：Verilog中数值的表示-优快云博客

4，FPGA_Verilog基础篇：信号声明类型-优快云博客

5，FPGA_Verilog基础篇：模块的端口声明-优快云博客

6，FPGA_Verilog基础篇：verilog语言的操作符-优快云博客

7，FPGA_Verilog基础篇：verilog基本逻辑运算-优快云博客

8，FPGA_Verilog基础篇：verilog关系操作的逻辑运算实现-优快云博客

9，FPGA_Verilog基础篇：veriolg算术运算-优快云博客

10，FPGA_Verilog基础篇：verilog移位操作-优快云博客

11，FPGA_Verilog基础篇：关系操作符简介-优快云博客

12，FPGA_Verilog基础篇：拼接运算符简介-优快云博客

13，FPGA_Verilog基础篇：verilog数值的位宽扩展规则-优快云博客

14，FPGA_Verilog基础篇：verilog移位与拼接实现-优快云博客

15，FPGA_Verilog基础篇：verilog双向inout接口表示_fpga inout端口-优快云博客

16，FPGA_Verilog基础篇：verilog之锁存器和触发器-优快云博客

17，FPGA_Verilog基础篇：verilog之for循环-优快云博客

18，FPGA_Verilog基础篇：verilog之函数用法-优快云博客

19，FPGA_Verilog基础篇：verilog之任务用法-优快云博客

20，FPGA_Verilog基础篇：verilog之任务与函数用法比较-优快云博客

21，FPGA_Verilog基础篇：verilog之宏define介绍-优快云博客

22，FPGA_Verilog基础篇：verilog之条件编译指令介绍-优快云博客

23，FPGA_Verilog基础篇：verilog之参数parameter介绍-优快云博客

24，FPGA_Verilog基础篇：verilog之本地参数localparam-优快云博客

25，FPGA_Verilog基础篇：verilog之generate生成块-优快云博客

26，FPGA_Verilog基础篇：verilog之常数规则-优快云博客

27，FPGA_Verilog基础篇：verilog中整数运算的位宽和符号规则-优快云博客

28，FPGA_Verilog基础篇：verilog中的字符串表示-优快云博客

29，FPGA_Verilog基础篇：verilog中带整数的算术表达式分析-优快云博客

30（结束篇），FPGA_Verilog基础篇：verilog中的数值运算规则总结-优快云博客

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上篇博主小飞谈到了verilog的逻辑运算，本篇举几个很有意思的例子：通过逻辑运算来实现关系操作。这种操作在实际应用时，比直接用关系运算符（>,<,==,!=等）要快速、并且节约电路成本，例子如下表所示：

操作数

表达式与结果

注释

a=4’b0000

b=4’b0101

|a = 1’b0

|b = 1’b1

利用缩减或操作可以判断一个数是否为全0

a=4’b1100

b=4’b1111

&a = 1’b0

&b = 1’b1

利用缩减与操作可以判断一个数是否为全1

a=4’b1100

b=4’b1110

^a = 1’b0，~^a = 1’b1

^b = 1’b1，~^b = 1’b0

如果操作数有偶数个1，异或结果为0，如果有奇数个1，异或结果为1。同或反之

a=4’b0000

b=4’b0101

c=4’b0101

|(a^b) = 1’b1

|(a^c) = 1’b1

|(b^c) = 1’b0

利用缩减或、按位异或操作可以判断两个数是否相等。相等为1’b0，不等为1’b1

如果我们在代码中使用了上述这样的代码描述来替代关系运算符，请一定、务必写注释，要不然别人很难读懂代码，甚至过一段时间自己都看不懂！

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7，FPGA_Verilog基础篇：verilog基本逻辑运算
FPGA_LOVE的博客
06-11 565
对一个多位操作数进行缩减同或操作，先将它的最高位与次高位进行同或操作，其结果再与第二次高位进行同或操作，直到最低位。对一个多位操作数进行缩减与非操作，先将它的最高位与次高位进行与非操作，其结果再与第二次高位进行与非操作，直到最低位。对一个多位操作数进行缩减与操作，先将它的最高位与次高位进行与操作，其结果再与第二次高位进行与操作，直到最低位。对一个多位操作数进行缩减或操作，先将它的最高位与次高位进行或操作，其结果再与第二次高位进行或操作，直到最低位。例如，a=4’b1011，则~a的结果为4’b0100。
22，FPGA_Verilog基础篇：verilog之条件编译指令介绍
FPGA_LOVE的博客
06-12 451
但是有时我们希望对其中的一部分内容只有在条件满足时才进行综合，也就是对一部分内容指定综合的条件，这就是所谓的“条件编译”。有时，希望当满足条件时对一组语句进行综合，当条件不满足时则对另外一组语句进行综合。“operations”为条件满足时的操作；只要例子4 的“TEST_BENCH”被定义，无论宏定义的值是多少或者没有值，例子3的条件编译都只执行“real pi = 3.1415926;最后说明一下，所有的宏定义和条件编译，乃至后文将要介绍的其它宏，都是在综合软件里起作用，在电路里是不会直接看出来的。
21，FPGA_Verilog基础篇：verilog之宏define介绍
FPGA_LOVE的博客
06-12 4914
11，如有可能，就把所有的宏定义放到一个宏定义文件（例如global_define.h），而且在编译时要先用 'include “global_define.h”读这个文件，这样保证了在需要这些宏定义的时候，它们就已经存在；最后再强调一点：宏定义的作用范围由宏定义开始，对本文件后续读入的文件始终保持有效，直到另一个宏定义改变这个宏定义的值，或者使用'undef取消这个宏定义。换句话说，就是综合软件见到定义的宏，就用这个宏代表的文字替代这个宏的位置，这就是一个文字替代的工作。”的，这点我们要特别注意。
28，FPGA_Verilog基础篇：verilog中的字符串表示
FPGA_LOVE的博客
06-13 869
通过这个例子我们可以看到，当一个变量声明的位宽大于保存被赋字符串所需的位宽时，左边的多余位宽在赋值后用0填充。如果字符串长度大于声明的字符串变量的位宽，则该字符串将被向左截断，最左边的字符将丢失。在表达式和赋值中，用作操作数的字符串应被视为由8位ASCII值表示的无符号整数常量，每一个8位ASCII值表示一个字符。我们可以使用Verilog的运算符来操作字符串，操作的值都是以8位ASCII值为一个整体。字符串变量是wire/reg类型的变量，其宽度等于字符串中的字符数乘以8。
30（结束篇），FPGA_Verilog基础篇：verilog中的数值运算规则总结
FPGA_LOVE的博客
06-13 890
7,当关系表达式的两个操作数都是有符号整数操作数（整数、有符号 reg/wire 数据类型或无位宽、无基数的整数）时，表达式应被解释为有符号值之间的比较。6,对于关系表达式（ab,a=b），当使用两个位长不等的操作数并且其中一个或两个操作数是无符号时，位长较小的操作数应在最高有效位一侧填充零以扩展到较大操作数的位长。3)上下文确定的表达式是其中表达式的位长由表达式的位长以及它是另一个表达式的一部分这一事实确定的表达式。2)自定表达式是一种表达式的位长完全由表达式本身确定的表达式。
10，FPGA_Verilog基础篇：verilog移位操作
FPGA_LOVE的博客
06-11 2004
操作数左移n位相当于乘以2的n次幂，操作数右移n位相当于除以2的n次幂，这种特性在实际应用中非常有用！另外，需要注意不管是上述的哪种移位操作，移位的位数必须是常数值。8’b1000_1101
14，FPGA_Verilog基础篇：verilog移位与拼接实现
FPGA_LOVE的博客
06-11 1102
拼接操作的另一个用处就是替代移位操作，它不仅可以代替verilog语言里规定的逻辑移位和算术移位操作，甚至可以完成所谓的循环移位操作，可以说拼接操作用法非常的广泛！//有符号拼接操作表示。
24，FPGA_Verilog基础篇：verilog之本地参数localparam
FPGA_LOVE的博客
06-12 543
除了常用的parameter参数外，verilog-2001新引进了一个本地参数localparam。这两个参数的区别就在于：本地参数localparam不能通过参数传递方式进行模块化修改，或者说，本地参数就是“地方法规”，是模块内自主权的一部分，外面改变不了。可以说，它们是描述代码的代码。“可重用”不仅仅是说代码设计人员的重用，还需要考虑其他从来不关心这个代码内部人员的重用。本地参数定义后，参数就只能在本模块内使用，很多人喜欢用它来定义状态机变量。无论是参数还是本地参数，乃至宏定义，都是所谓。
2，FPGA_Verilog基础篇：理解Verilog的四值逻辑
FPGA_LOVE的博客
06-08 772
高阻态是数字电路里常见的术语，指的是电路的一种输出状态，它既不是高电平，也不是低电平。但是当上拉和下拉晶体管都截止时，输出端就相当于悬空（没有电流流动），其电平随外部电平高低而定，即该门电路放弃对输出端电路的控制，这就是所谓的高阻态z。如下图1所示为5V的TTL电平，当输出电压高于VOH时，认为输出是逻辑值“1”；在真实电路之中，这些区域的电平既可能被认为是“0”，也可能被认为是“1”，也就是不确定值。在verilog语言的仿真里，不存在这种模棱两可的东西，于是“x”这个第三者出现了，表示信号为未知状态。
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本篇文章将深入探讨标题为"arith_lib_fdl.zip"的压缩包，其中包含一个VHDL编写的合成化算术运算单元库，该库对于FPGA和Verilog开发者来说具有极高的价值。 描述中的"arith_lib_fdl.zip"是一个包含全面算术运算单元...
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FPGA 学习系列（2）：Verilog 语法基础
Azperk的博客
03-10 713
Verilog 由门级建模数据流建模行为建模门级建模（Gate Level Modeling）：使用基本逻辑门描述电路，接近硬件物理结构。数据流建模（Data Flow Modeling）：使用assign语句进行组合逻辑建模，类似数学方程式。行为建模（Behavioral Modeling）：使用always代码块和if-elsecase等控制语句建模，抽象程度较高。Verilog 代码一般由模块（module）组成，每个模块描述一个独立的硬件功能。
FMC接口定义
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11-29 640
FPGA 对 I/O 需求的变化适应性很强。在重新配置 FPGA 以实现新协议之后，只需更换物理 I/O 组件和连接器即可。除非 I/O 组件在扩展卡模块，否则需要改变板级设计。为了避免与设计变更相关的成本和工作量，设计人员一直依赖于 PCI Mezzanine Card (PMC) 和 Switched Mezzanine Card (XMC) 标准。然而，这些标准是多年前为单板计算机（SBCs）等通用解决方案开发的，而不是 FPGA。
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qq_15161129的博客
11-29 730
本文分析了JESD204B subclass2系统中确定性延时的关键影响因素。与subclass1相比，subclass2的SYNC信号作为跨设备信号，时序分析更复杂，需考虑时钟分布偏差(DS_DCLK)、SYNC分布偏差(DS_SYNC)及建立保持时间等因素。通过500MHz系统实例，展示了在考虑jitter(150ps)和PVT(300ps)影响下，时序裕量可能变为负值的情况。
50天精通FPGA设计第五天-selectIO资源介绍
whm128的博客
11-29 55
摘要：本文介绍了UltraScale架构FPGA的SelectIO特性，包括I/O引脚配置、电特性和逻辑功能。SelectIO支持单端和差分I/O标准，提供HR（3.3V）和HP（1.8V）两种I/O组类型。每个I/O组包含52个引脚，其中48个可配置为单端或差分模式。SelectIO支持延迟单元（IDELAY/ODELAY）和串并转换（ISERDES/OSERDES），可实现高速接口设计。此外，还介绍了三态数字控制阻抗（TDCI）和差分输入缓冲器（IBUFDS）的HDL实例化方法。
PCIe H2C DMA中Tag 乱序重排算法
做有挑战的事
11-26 1183
摘要：本文介绍了FPGA与PC端数据传输中的乱序处理机制。当FPGA发送多个MRD请求包时，PC返回的CPLD包可能存在Tag乱序问题。系统通过32个FIFO模块实现乱序写入顺序读出，每个FIFO对应一个TagID（0-31）。核心设计包括：1）Tag分配与指针管理；2）CPLD包接收与Tag匹配；3）数据重排序输出。当写指针追上读指针时表示Tag资源耗尽。系统通过比较数据长度和Last信号判断传输完成，确保最终按正确顺序输出数据。该机制有效解决了多请求并发时的数据乱序问题。
【事件触发一致性】研究多智能体网络如何通过分布式事件驱动控制实现有限时间内的共识（Matlab代码实现）
最新发布
11-29
【事件触发一致性】研究多智能体网络如何通过分布式事件驱动控制实现有限时间内的共识（Matlab代码实现）内容概要：本文围绕多智能体网络中的事件触发一致性问题，研究如何通过分布式事件驱动控制实现有限时间内的共识，并提供了相应的Matlab代码实现方案。文中探讨了事件触发机制在降低通信负担、提升系统效率方面的优势，重点分析了多智能体系统在有限时间收敛的一致性控制策略，涉及系统模型构建、触发条件设计、稳定性与收敛性分析等核心技术环节。此外，文档还展示了该技术在航空航天、电力系统、机器人协同、无人机编队等多个前沿领域的潜在应用，体现了其跨学科的研究价值和工程实用性。; 适合人群：具备一定控制理论基础和Matlab编程能力的研究生、科研人员及从事自动化、智能系统、多智能体协同控制等相关领域的工程技术人员。; 使用场景及目标：①用于理解和实现多智能体系统在有限时间内达成一致的分布式控制方法；②为事件触发控制、分布式优化、协同控制等课题提供算法设计与仿真验证的技术参考；③支撑科研项目开发、学术论文复现及工程原型系统搭建； 阅读建议：建议结合文中提供的Matlab代码进行实践操作，重点关注事件触发条件的设计逻辑与系统收敛性证明之间的关系，同时可延伸至其他应用场景进行二次开发与性能优化。
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