FPGA_LOVE的博客

4)在本例中，期望的差分输出是1VPP，因为端接的输入信号是1VPP，闭环增益是1。由于差分信号在一组特定电源电压下产生较大信号，提高了对共模噪声的抑制能力，降低了二次谐波失真，因而实现了更高的信噪比。接下来我们看看如何将单端输入信号适当的端接到差分放大芯片ADA4927，设置的增益为1，RF=348Ω，RG=348Ω。(2)由于RT=56.2Ω，而不是50Ω，所以等效输入电压VTH的值要略大约1VPP，而我们设计的输入范围是1VPP。第2种是差分放大器电路，主要器件为一个差分放大器芯片，如图2所示。

对于所接受的每一个多位数据做检查时，如果是偶校验，检查发现收到的数据不是偶数个1，则说明数据发生了错误。反之，如果是奇校验，如果检查发现收到的数据不是奇数个1，则也说明数据发生了错误。其中，一个偶校验位使得数据中1的总数为偶数，而一个奇校验位使得1的总数为奇数。注意：1的总数，包含奇偶校验位上的1，对于偶校验总是偶数，对于奇校验总是奇数。奇偶校验位提供了单个位错误的检测机制（或者说是任意奇数个错误，但这种概率很低），但是不能检测一个数据中的两个错误。，则表明一个多位数据中含有奇数个。

重要特征是一个数变为相邻的另一个数时，只有一个数据位发生跳变，由于这种特点，就可以避免电路中出现亚稳态。格雷码（Gray Code）不同于我们常用的二进制编码，它只是一种无权码，连算术编码都算不上。简而言之，格雷码的一位改变特征减小了电路出错概率，实际很多场合也用到了格雷码。从左到右，加上每一对相邻的二进制编码位，从而得到下一个格雷码位，舍去进位。格雷码中的最高有效位（最左边）等同于二进制数中相应的最高有效位。二进制码的最高有效位（最左边）等同于格雷码中相应的最高有效位。到格雷码的转换如下，格雷码是。

前一种方法则是“补码”的精髓了，即补码的补码即为原码，大家需要去细品（我国的“阴阳”概念）！为1，则是负数，我们按照上文中的要点3或4求其补码即可得其对应的二进制正数（也可称为原码），再按一般规则转换成十进制数，最后添加负号即可。即使你现在还没用到补码，以后也肯定会碰到的，博主小飞现在把补码的重点都浓缩在这一篇博文中供大家参考，大家如果一遍不理解，就多看几遍噢~规则如下：从二进制数的最低位开始往左看，当遇到第一个1时，这个1左边所有位全部取反，1本身包括1右边的所有位保持不变，得到的结果即为补码。

在平时的学习、阅读文献或者和朋友的交流中，我们经常看到或听到高/低电平(HIGH/LOW)、上升/下降沿(rising/falling edge)、前/后沿(leading/trailing edge)、基线(base line)、脉冲幅度(amplitude)、振铃(ringing)、脉冲宽度(pulse width)、上升/下降时间(rise/fall time)、过冲(overshoot)、下冲(undershoot)及droop等等这些概念。希望大家看完这三张图，有所收获！

触发信号(OUTPUT_PULSE)的上升沿和输入脉冲(INPUT_PULSE)的上升沿保持对齐（实际上相差ps级固定延迟），触发信号下降沿则和最近的下一个时钟上升沿对齐，该触发信号整体一定不大于1个CLK时钟周期。从这两幅图确实可以看到：触发信号的上升沿始终和输入信号上升沿对齐、触发信号的下降沿始终和时钟信号上升沿对齐、输出使能信号始终为1个时钟周期，且其上升沿和触发信号下降沿对齐。2)该输出使能信号的宽度则是固定的1个CLK时钟周期，它可以用来作为下一级电路的使能信号。