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RSS订阅原创 双向端口inout端口
verilog里如何处理io成双向 在查阅了各种书和帖子之后，总结了以下inout端口的使用注意事项。 （以下资料来源： 《Xilinx FPGA开发实用教程 第二版》 https://www.cnblogs.com/sea-wind/p/4924567.html 《FPGA中的INOUT接口和高阻态》 https://blog.youkuaiyun.com/kebu12345678/article/details/80587614 《FPGA中inout端口使用方法总结 （Verilog）》 https:
2021-11-11 17:01:08
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原创 脉冲信号转电平信号（如何展宽一个信号，跨时钟域中快时域到慢时域）
在跨时钟域处理单bit信号时，快时钟域的信号由于频率较快，信号的脉宽如果不足时，不能被慢时钟采样到，因此需要将快时钟产生的信号进行展宽，然后再进行打两拍来处理亚稳态。 设脉冲信号为pulse； 假设在一个系统所有动作完成时，比如状态机跳转完成或者计数器计数到期望值时能够产生一个脉冲信号done 定义一个寄存器pulse_to_vol； 关键代码为： always @ (posedge clk or negedge rstn) begin if (!rstn) pulse_to_vol <= 1'
2021-11-11 12:43:47
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转载 边沿检测（上升沿 、下降沿，双边沿）
1、上升沿检测 代码如下： module signal_pos( input i_clk, //时钟输入 input i_rst_n, //复位信号 input i_signal, // 输入信号 待检测信号 output pos_pulse //输出脉冲信号 ); reg signal_reg0; reg signal_reg1; always @(posedge clk)begin if(!i_rst_n)begin signal_reg0 <= 1’b0; signal_r
2021-11-10 21:46:54
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原创 跨时钟域信号处理
跨时钟域信号处理](https://blog.youkuaiyun.com/weixin_43950612/article/details/105478626)
2021-11-07 16:55:48
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转载 跨时钟域信号处理(一)--Verilog单比特信号
网上有很多的跨时钟域信号处理的相关文章，主要分为三种： 单比特信号–打两拍或打更多拍（使用触发器）； 多比特信号–异步双口块RAM或者异步FIFO； 格雷码转换。 这次就主要说第1种情况，适用于单比特信号。 1.应用场景 从时钟域1的单比特信号DATA需要传到时钟域2下，在2下就可以使用寄存器打拍的方式将DATA信号同步到自己的时钟域下。 为什么要打拍？因为要解决亚稳态的问题。 2.亚稳态 触发器的建立时间和保持时间在时钟上升沿左右定义了一个时间窗口，如果触发器的数据输入端口上数据在这个时间窗口内发生变化
2021-11-07 16:21:52
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空空如也
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