6，FPGA_Verilog基础篇：verilog语言的操作符

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分类专栏： FPGA_Verilog基础篇 文章标签： fpga开发
于 2024-06-11 01:22:54 首次发布
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2，FPGA_Verilog基础篇：理解Verilog的四值逻辑-优快云博客

3，FPGA_Verilog基础篇：Verilog中数值的表示-优快云博客

4，FPGA_Verilog基础篇：信号声明类型-优快云博客

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10，FPGA_Verilog基础篇：verilog移位操作-优快云博客

11，FPGA_Verilog基础篇：关系操作符简介-优快云博客

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13，FPGA_Verilog基础篇：verilog数值的位宽扩展规则-优快云博客

14，FPGA_Verilog基础篇：verilog移位与拼接实现-优快云博客

15，FPGA_Verilog基础篇：verilog双向inout接口表示_fpga inout端口-优快云博客

16，FPGA_Verilog基础篇：verilog之锁存器和触发器-优快云博客

17，FPGA_Verilog基础篇：verilog之for循环-优快云博客

18，FPGA_Verilog基础篇：verilog之函数用法-优快云博客

19，FPGA_Verilog基础篇：verilog之任务用法-优快云博客

20，FPGA_Verilog基础篇：verilog之任务与函数用法比较-优快云博客

21，FPGA_Verilog基础篇：verilog之宏define介绍-优快云博客

22，FPGA_Verilog基础篇：verilog之条件编译指令介绍-优快云博客

23，FPGA_Verilog基础篇：verilog之参数parameter介绍-优快云博客

24，FPGA_Verilog基础篇：verilog之本地参数localparam-优快云博客

25，FPGA_Verilog基础篇：verilog之generate生成块-优快云博客

26，FPGA_Verilog基础篇：verilog之常数规则-优快云博客

27，FPGA_Verilog基础篇：verilog中整数运算的位宽和符号规则-优快云博客

28，FPGA_Verilog基础篇：verilog中的字符串表示-优快云博客

29，FPGA_Verilog基础篇：verilog中带整数的算术表达式分析-优快云博客

30（结束篇），FPGA_Verilog基础篇：verilog中的数值运算规则总结-优快云博客

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本篇博主介绍verilog语言的操作符，由于这些操作符大多数都是平时在工程中经常使用的，因此在这里先完整的罗列出来，后面的博文会细说这些操作符的用法。

如下表所示为平时在开发FPGA代码时，用到的verilog操作符总结：

操作符

类型

操作符

类型

操作符

类型

{ },{{ }}

级联，复制

+,-,*,/,**

算术

%

求模

>,>=,<,<=

关系

！

逻辑非

&&

逻辑与

||

逻辑或

==

逻辑等

!=

逻辑不等

===

条件等

条件不等

！==

~

按位非

&

按位与

|

按位或

^

按位异或

^~/~^

按位同或

&

缩位与

~&

缩位与非

|

缩位或

~|

缩位或非

^

缩位异或

^~/~^

缩位同或

<<

逻辑左移

>>

逻辑右移

<<<

算术左移

>>>

算术右移

?:

条件

or

事件或

()

括号

这些操作符之间的优先级并不是并列的，和四则运算的乘除优先情况类似，操作符之间有明确的执行顺序，其中括号“()”的优先级最高。博主在这里就不一一说明了，因为完全没有意义，通常不用死记硬背。实际代码中都是使用括号来方便阅读。

例如：

无括号时：1’b1 ? 8’h3 * 8’h5 + 8’h8 : 8’h7 * 8’h2 - 8’h9

有括号时：(1’b1) ? (8’h3 * 8’h5 + 8’h8) : (8’h7 * 8’h2 - 8’h9)

上面的有括号和无括号运算，结果都是一致。但我们在写代码时，肯定是选择第二种，第一种写法需要避免，所以我们在写代码时一定要多用括号，这样才不容易出错！

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22，FPGA_Verilog基础篇：verilog之条件编译指令介绍
FPGA_LOVE的博客
06-12 393
但是有时我们希望对其中的一部分内容只有在条件满足时才进行综合，也就是对一部分内容指定综合的条件，这就是所谓的“条件编译”。有时，希望当满足条件时对一组语句进行综合，当条件不满足时则对另外一组语句进行综合。“operations”为条件满足时的操作；只要例子4 的“TEST_BENCH”被定义，无论宏定义的值是多少或者没有值，例子3的条件编译都只执行“real pi = 3.1415926;最后说明一下，所有的宏定义和条件编译，乃至后文将要介绍的其它宏，都是在综合软件里起作用，在电路里是不会直接看出来的。
21，FPGA_Verilog基础篇：verilog之宏define介绍
FPGA_LOVE的博客
06-12 4557
11，如有可能，就把所有的宏定义放到一个宏定义文件（例如global_define.h），而且在编译时要先用 'include “global_define.h”读这个文件，这样保证了在需要这些宏定义的时候，它们就已经存在；最后再强调一点：宏定义的作用范围由宏定义开始，对本文件后续读入的文件始终保持有效，直到另一个宏定义改变这个宏定义的值，或者使用'undef取消这个宏定义。换句话说，就是综合软件见到定义的宏，就用这个宏代表的文字替代这个宏的位置，这就是一个文字替代的工作。”的，这点我们要特别注意。
28，FPGA_Verilog基础篇：verilog中的字符串表示
FPGA_LOVE的博客
06-13 709
通过这个例子我们可以看到，当一个变量声明的位宽大于保存被赋字符串所需的位宽时，左边的多余位宽在赋值后用0填充。如果字符串长度大于声明的字符串变量的位宽，则该字符串将被向左截断，最左边的字符将丢失。在表达式和赋值中，用作操作数的字符串应被视为由8位ASCII值表示的无符号整数常量，每一个8位ASCII值表示一个字符。我们可以使用Verilog的运算符来操作字符串，操作的值都是以8位ASCII值为一个整体。字符串变量是wire/reg类型的变量，其宽度等于字符串中的字符数乘以8。
24，FPGA_Verilog基础篇：verilog之本地参数localparam
FPGA_LOVE的博客
06-12 472
除了常用的parameter参数外，verilog-2001新引进了一个本地参数localparam。这两个参数的区别就在于：本地参数localparam不能通过参数传递方式进行模块化修改，或者说，本地参数就是“地方法规”，是模块内自主权的一部分，外面改变不了。可以说，它们是描述代码的代码。“可重用”不仅仅是说代码设计人员的重用，还需要考虑其他从来不关心这个代码内部人员的重用。本地参数定义后，参数就只能在本模块内使用，很多人喜欢用它来定义状态机变量。无论是参数还是本地参数，乃至宏定义，都是所谓。
10，FPGA_Verilog基础篇：verilog移位操作
FPGA_LOVE的博客
06-11 1719
操作数左移n位相当于乘以2的n次幂，操作数右移n位相当于除以2的n次幂，这种特性在实际应用中非常有用！另外，需要注意不管是上述的哪种移位操作，移位的位数必须是常数值。8’b1000_1101
26，FPGA_Verilog基础篇：verilog之常数规则
FPGA_LOVE的博客
06-13 1882
基数为 d、D、h、H、o、O、b 或 B，分别表示基数为十进制、十六进制、八进制和二进制，基数之前是一个可选的单个字符 s（或 S），以表示为有符号数（当常数为无符号数时，该字符可以省略），基数前面是单引号字符（’），且单引号字符和基数之间不能含有空格。hex_digit 的数字包含：x_digit | z_digit | 0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 | 9| a | b | c | d | e | f | A | B | C | D | E | F。
23，FPGA_Verilog基础篇：verilog之参数parameter介绍
FPGA_LOVE的博客
06-12 776
6，一个没有范围定义的参数，有符号类型说明或没有类型说明，并且分配给它的值的范围是不确定的，那么就应该有一个隐含的范围，lsb 等于 0，msb为 31。5，没有范围定义的参数，无论是有符号类型定义还是没有类型定义，都应该有一个隐含的范围，其中 lsb 等于 0，msb 等于分配给参数的值的范围减1。4，具有类型定义和范围定义的参数声明的符号和范围都是确定好的，参数的符号和范围不受赋值的符号和范围影响。1，参数被赋值后，没有类型或范围定义的参数声明应默认为分配给该参数的值的类型和范围。
11，FPGA_Verilog基础篇：关系操作符简介
FPGA_LOVE的博客
06-11 225
比较2个操作数，如果各位不完全相等，结果为真（1），否则为假（0）。比较2个操作数，如果各位均相等，结果为真（1），否则为假（0）。比较2个操作数，前者大于或等于后者，结果为真（1），否则为假（0）比较2个操作数，前者小于或等于后者，结果为真（1），否则为假（0）比较2个操作数，前者大于后者，结果为真（1），否则为假（0）比较2个操作数，前者小于后者，结果为真（1），否则为假（0）2个操作数比较，如果各位（包括x和z）不完全相等，结果为真。2个操作数比较，如果各位（包括x和z）均相等，结果为真。
14，FPGA_Verilog基础篇：verilog移位与拼接实现
FPGA_LOVE的博客
06-11 999
拼接操作的另一个用处就是替代移位操作，它不仅可以代替verilog语言里规定的逻辑移位和算术移位操作，甚至可以完成所谓的循环移位操作，可以说拼接操作用法非常的广泛！//有符号拼接操作表示。
verilog_circuits.rar_logic_verilog_verilog logic
09-22
一、Verilog语言基础 1. 数据类型：Verilog提供了多种数据类型，如wire、reg、integer、real等，它们对应不同的硬件资源。其中，wire用于描述无源互连线路，reg则表示可以存储数据的寄存器。 2. 结构体：Verilog...
FPGA.rar_FPGA 高级_FPGA开发_fpga_fpga高级
09-19
读者将通过此书学习到如何定义模块、数据类型、操作符，以及如何进行时序和并行控制结构的设计，为FPGA编程打下坚实基础。 virtex4 资源.pdf很可能提供了关于Xilinx Virtex-4系列FPGA的详细资源信息。Virtex-4是...
Verilog FPGA设计：条件操作符与电路描述
"这篇资料主要介绍了FPGA的基础知识，特别是Verilog HDL语言中的条件操作符，以及Verilog的历史、用途和语言特点。" 在 FPGA 设计中，Verilog HDL 是一种常用的硬件描述语言，它允许工程师用类似于 C 语言的语法来...
Verilog HDL基础：按位操作符运算规则解析
"这篇资源主要介绍了Verilog HDL的基础知识，特别是关于五类按位操作符的运算规则，以及硬件描述语言在硬件开发中的重要性和作用。" 在Verilog HDL中，按位操作符是设计数字逻辑电路时常用的重要元素。这些操作符...
坚石ET ARM加密狗复制模拟介绍
2509_90320328的博客
07-01 451
复制此类加密狗涉及硬件逆向、固件提取及模拟技术。技术研究需遵守法律规范，建议在合法授权下进行逆向分析。本文仅供技术交流，实际应用应遵循相关法规。
【Vivado那些事儿】在JTAG下载器连接时FPGA不加载flash里的程序
OpenFPGA的博客
07-04 462
最近群里有很多人遇到上述的情况，一直觉得不可思议，以前没有遇到这种情况，如果是很常见的情况，那官网一定有人反馈，如果是极特别的情况，那么也就只能按照BUG处理了。以下行为是Vivado 2016.1硬件管理器的新增功能（还是新功能，滋滋...）：当板断电或断开电缆连接时，Vivado将在硬件管理器中关闭硬件目标。也试过在重新上电的过程中关闭Vivado（不让JTAG工作），也是可以正常启动的，其他方式大家可以多去尝试。，则Vivado首先从安装目录中获取文件，然后从您的主目录中获取文件。
90.xilinx复位低电平(一般使用低电平复位)
weixin_47881377的博客
07-02 294
异步复位的信号通常会直接连接到寄存器的 `CLR`（Clear，低电平有效）或 `PRE`（Preset，高电平有效）端口，这些端口是**异步的**。Xilinx FPGA 的寄存器**支持异步复位**，但需通过 HDL 代码或原语明确指定。- **复位极性**：Xilinx 原语通常支持低电平有效的异步复位（如 `CLR`），但可通过反相器调整。- **`FDCE`**: 带异步清零（`CLR`）的 D 触发器。- **`FDPE`**: 带异步置位（`PRE`）的 D 触发器。
FPGA设计中的数据存储
最新发布
Qqyangleiyu的博客
07-05 589
FPGA设计中的数据存储优化与应用 摘要：本文探讨了FPGA设计中数据存储的关键技术与优化方法。首先分析了FPGA内部三种主要存储载体（触发器、查找表、块存储）的特点及应用场景。针对高速设计中的性能瓶颈，重点介绍了FIFO的"冗余法"优化技巧，通过在数据包尾部添加冗余数据，有效解决了高速连续读取不定长数据包时的"数据消失性"问题。该方法在不降低系统吞吐量的前提下，确保了数据完整性和时序稳定性，为FPGA存储系统的高效设计提供了实用解决方案。文章还对比了RAM、ROM等
FPGA学习
qq_35654286的博客
07-02 787
本文系统介绍了Verilog HDL硬件描述语言的核心语法，主要包括三个部分：1. 模块定义与实例化：阐述了模块的基本概念、命名规则、连接方式，以及assign连续赋值语句的使用。2. 数据类型与常量变量：详细讲解了wire和reg两种主要数据类型，以及整型、实数型、字符串型三种常量形式。3. 关键语句结构：重点分析了initial、always、function和task四种结构说明语句，说明了它们在时序逻辑、组合逻辑中的不同应用场景。文章还涵盖了运算符、块语句、条件循环语句等基础语法元素，为Verilo
路科V0—基础（2）设计特性与接口
sqzjiayou的博客
07-01 889
tb中$dispaly的目的是监视cnt的变化，但是由于系统函数优先调度，所以$display打印出来的一直是cnt变化之前的值，也就是采样错误。加入了program block块后，tb中的$display在reactive的时间区域进行调度，避免了和设计的竞争问题。前三个是verilog的调度区域，observed是为断言准备的，而在reactive区域正式进行断言判断。从图中可以看出各个事件的调度顺序，阻塞赋值与非阻塞赋值的调度是不一样的，而#0延时处于中间状态。program需要注意的问题。
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