11，FPGA_Verilog基础篇：关系操作符简介

原创 已于 2024-08-16 22:04:56 修改 · 270 阅读 · 0 ·
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#fpga开发

于 2024-06-11 01:51:45 首次发布

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1，FPGA_Verilog基础篇：Verilog发展进程-优快云博客

2，FPGA_Verilog基础篇：理解Verilog的四值逻辑-优快云博客

3，FPGA_Verilog基础篇：Verilog中数值的表示-优快云博客

4，FPGA_Verilog基础篇：信号声明类型-优快云博客

5，FPGA_Verilog基础篇：模块的端口声明-优快云博客

6，FPGA_Verilog基础篇：verilog语言的操作符-优快云博客

7，FPGA_Verilog基础篇：verilog基本逻辑运算-优快云博客

8，FPGA_Verilog基础篇：verilog关系操作的逻辑运算实现-优快云博客

9，FPGA_Verilog基础篇：veriolg算术运算-优快云博客

10，FPGA_Verilog基础篇：verilog移位操作-优快云博客

11，FPGA_Verilog基础篇：关系操作符简介-优快云博客

12，FPGA_Verilog基础篇：拼接运算符简介-优快云博客

13，FPGA_Verilog基础篇：verilog数值的位宽扩展规则-优快云博客

14，FPGA_Verilog基础篇：verilog移位与拼接实现-优快云博客

15，FPGA_Verilog基础篇：verilog双向inout接口表示_fpga inout端口-优快云博客

16，FPGA_Verilog基础篇：verilog之锁存器和触发器-优快云博客

17，FPGA_Verilog基础篇：verilog之for循环-优快云博客

18，FPGA_Verilog基础篇：verilog之函数用法-优快云博客

19，FPGA_Verilog基础篇：verilog之任务用法-优快云博客

20，FPGA_Verilog基础篇：verilog之任务与函数用法比较-优快云博客

21，FPGA_Verilog基础篇：verilog之宏define介绍-优快云博客

22，FPGA_Verilog基础篇：verilog之条件编译指令介绍-优快云博客

23，FPGA_Verilog基础篇：verilog之参数parameter介绍-优快云博客

24，FPGA_Verilog基础篇：verilog之本地参数localparam-优快云博客

25，FPGA_Verilog基础篇：verilog之generate生成块-优快云博客

26，FPGA_Verilog基础篇：verilog之常数规则-优快云博客

27，FPGA_Verilog基础篇：verilog中整数运算的位宽和符号规则-优快云博客

28，FPGA_Verilog基础篇：verilog中的字符串表示-优快云博客

29，FPGA_Verilog基础篇：verilog中带整数的算术表达式分析-优快云博客

30（结束篇），FPGA_Verilog基础篇：verilog中的数值运算规则总结-优快云博客

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关系操作是针对两个数值进行的，其两个操作数既可以是无符号数，也可以是有符号数，实际的FPGA应用时，咱们用到的关系操作符也就只有8种，如下表所示：

符号

名称

结果

备注

>

大于

比较2个操作数，前者大于后者，结果为真（1），否则为假（0）

可综合

<

小于

比较2个操作数，前者小于后者，结果为真（1），否则为假（0）

可综合

>=

大于或等于

比较2个操作数，前者大于或等于后者，结果为真（1），否则为假（0）

可综合

<=

小于或等于

比较2个操作数，前者小于或等于后者，结果为真（1），否则为假（0）

可综合

==

逻辑相等

比较2个操作数，如果各位均相等，结果为真（1），否则为假（0）。如果其中任意一个操作数含有x或z，则结果为x

可综合

!=

逻辑不等

比较2个操作数，如果各位不完全相等，结果为真（1），否则为假（0）。如果其中任意一个操作数含有x或z，则结果为x

可综合

===

case相等

2个操作数比较，如果各位（包括x和z）均相等，结果为真

不可综合

!==

case不等

2个操作数比较，如果各位（包括x和z）不完全相等，结果为真

不可综合

注意，只有前6种关系操作符在FPGA内部是可综合的，“===”和“!==”不可综合！

另外，博主小飞在前面博客也提过，部分关系运算操作可用逻辑操作来实现，如下表所示：

关系操作

逻辑操作

a==b

!(|(a^b))

a!=b

|(a^b)

在需要进行数据比较操作的代码中，如果直接采用关系操作符，可以不用注释；但是如果用了逻辑操作来替代关系操作，还不给代码注释，就会被认为人品有问题了，后果很严重噢！

点赞加关注博主（ID：FPGA小飞）的博文，咱们一起学习、一起进步吧~

22，FPGA_Verilog基础篇：verilog之条件编译指令介绍
FPGA_LOVE的博客
06-12 451
但是有时我们希望对其中的一部分内容只有在条件满足时才进行综合，也就是对一部分内容指定综合的条件，这就是所谓的“条件编译”。有时，希望当满足条件时对一组语句进行综合，当条件不满足时则对另外一组语句进行综合。“operations”为条件满足时的操作；只要例子4 的“TEST_BENCH”被定义，无论宏定义的值是多少或者没有值，例子3的条件编译都只执行“real pi = 3.1415926;最后说明一下，所有的宏定义和条件编译，乃至后文将要介绍的其它宏，都是在综合软件里起作用，在电路里是不会直接看出来的。
21，FPGA_Verilog基础篇：verilog之宏define介绍
FPGA_LOVE的博客
06-12 4916
11，如有可能，就把所有的宏定义放到一个宏定义文件（例如global_define.h），而且在编译时要先用 'include “global_define.h”读这个文件，这样保证了在需要这些宏定义的时候，它们就已经存在；最后再强调一点：宏定义的作用范围由宏定义开始，对本文件后续读入的文件始终保持有效，直到另一个宏定义改变这个宏定义的值，或者使用'undef取消这个宏定义。换句话说，就是综合软件见到定义的宏，就用这个宏代表的文字替代这个宏的位置，这就是一个文字替代的工作。”的，这点我们要特别注意。
28，FPGA_Verilog基础篇：verilog中的字符串表示
FPGA_LOVE的博客
06-13 870
通过这个例子我们可以看到，当一个变量声明的位宽大于保存被赋字符串所需的位宽时，左边的多余位宽在赋值后用0填充。如果字符串长度大于声明的字符串变量的位宽，则该字符串将被向左截断，最左边的字符将丢失。在表达式和赋值中，用作操作数的字符串应被视为由8位ASCII值表示的无符号整数常量，每一个8位ASCII值表示一个字符。我们可以使用Verilog的运算符来操作字符串，操作的值都是以8位ASCII值为一个整体。字符串变量是wire/reg类型的变量，其宽度等于字符串中的字符数乘以8。
12，FPGA_Verilog基础篇：拼接运算符简介
FPGA_LOVE的博客
06-11 1135
Verilog语言玩的好不好，看的就是代码里的拼接操作搞的溜不溜”。平时开发逻辑代码的时候要多用拼接操作，有时候会事半功倍。但是，拼接操作在代码中的最大问题就是：代码的可读性会降低。所以使用拼接操作时，请一定要加上注释！在verilog语言中，拼接运算符是很好用、很常用的，但是其用法比较苛刻，因此常常遇到编译不过的问题。“位宽必须已知且不可变”这个要求非常重要，实践中无数次拼接运算符的报错就是不满足上面的要求。其中，信号signal既可以是常数也可以是变量，但是位宽必须已知且不可变。
6，FPGA_Verilog基础篇：verilog语言的操作符
FPGA_LOVE的博客
06-11 380
这些操作符之间的优先级并不是并列的，和四则运算的乘除优先情况类似，操作符之间有明确的执行顺序，其中括号“()”的优先级最高。本篇博主介绍verilog语言的操作符，由于这些操作符大多数都是平时在工程中经常使用的，因此在这里先完整的罗列出来，后面的博文会细说这些操作符的用法。上面的有括号和无括号运算，结果都是一致。但我们在写代码时，肯定是选择第二种，第一种写法需要避免，所以我们在写代码时一定要多用括号，这样才不容易出错！
24，FPGA_Verilog基础篇：verilog之本地参数localparam
FPGA_LOVE的博客
06-12 543
除了常用的parameter参数外，verilog-2001新引进了一个本地参数localparam。这两个参数的区别就在于：本地参数localparam不能通过参数传递方式进行模块化修改，或者说，本地参数就是“地方法规”，是模块内自主权的一部分，外面改变不了。可以说，它们是描述代码的代码。“可重用”不仅仅是说代码设计人员的重用，还需要考虑其他从来不关心这个代码内部人员的重用。本地参数定义后，参数就只能在本模块内使用，很多人喜欢用它来定义状态机变量。无论是参数还是本地参数，乃至宏定义，都是所谓。
10，FPGA_Verilog基础篇：verilog移位操作
FPGA_LOVE的博客
06-11 2004
操作数左移n位相当于乘以2的n次幂，操作数右移n位相当于除以2的n次幂，这种特性在实际应用中非常有用！另外，需要注意不管是上述的哪种移位操作，移位的位数必须是常数值。8’b1000_1101
26，FPGA_Verilog基础篇：verilog之常数规则
FPGA_LOVE的博客
06-13 2017
基数为 d、D、h、H、o、O、b 或 B，分别表示基数为十进制、十六进制、八进制和二进制，基数之前是一个可选的单个字符 s（或 S），以表示为有符号数（当常数为无符号数时，该字符可以省略），基数前面是单引号字符（’），且单引号字符和基数之间不能含有空格。hex_digit 的数字包含：x_digit | z_digit | 0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 | 9| a | b | c | d | e | f | A | B | C | D | E | F。
4，FPGA_Verilog基础篇：信号声明类型
FPGA_LOVE的博客
06-09 1241
在verilog-2001中，wire和reg变量都可以声明为数组，而且数组可以是多维的，既可以引用单个元素（full array-word）,也可以引用单个元素的几位，而且多维数组是可以综合的。Verilog中，标量指的是只具有1bit位宽的变量，如上面举例的wire和reg声明，而向量表示具有多个比特位宽的wire或reg变量。verilog中所说的寄存器类型变量与真实的硬件寄存器是不同的，寄存器类型变量指的是一个存储数值的变量。另外wire类型信号不允许初始化，但下文要说的reg类型信号则允许。
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高性能计算 FPGA 开发：Quartus Prime 18.0 下载安装教程 高带宽内存（HBM2）支持
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跨时钟域的话要考虑读和写的时钟，在这里简单的用读快写慢来进行实验，FIFO核中，有data count 的功能，其实原理很简单，当数据大于一个值后开始读，小于一个值后停止读就可以实现，当然，都是一些基本的操作，用于加深下FIFO的应用，并没有太多的实际用途，以后还是要具体情况具体分析，这里仅作为一个熟悉FIFO核的过程。简单的描述下逻辑，延时的话，是在同一个时钟域下，设置一个计数器，当写数据的时候开始计数，计数到需要的延时后读信号开始读取数据，这样就可以进行延时的操作。2、不同时钟下的读取。
国产安路FPGA开发设计培训课程，提供开发板+工程源码+视频教程+技术支持
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【四轴飞行器的位移控制】控制四轴飞行器的姿态和位置设计内环和外环PID控制回路（Simulink仿真实现）内容概要：本文围绕四轴飞行器的位移控制展开，重点介绍如何通过设计内环和外环PID控制回路来实现对其姿态和位置的精确控制。外环负责根据期望位移生成姿态指令，内环则依据这些指令调节飞行器的实际姿态，从而实现稳定的位置跟踪。整个控制系统在Simulink环境中进行建模与仿真，便于验证控制策略的有效性与鲁棒性。文中详细阐述了四轴飞行器的动力学模型、控制结构设计原理以及PID参数整定方法，帮助读者深入理解飞行器控制的核心机制。; 适合人群：具备自动控制理论基础和Simulink仿真经验的高校学生、科研人员及从事无人机控制开发的工程师。; 使用场景及目标：①用于教学实践中帮助学生掌握多变量控制系统的设计方法；②为无人机姿态与位置控制系统的开发提供可复现的仿真框架；③支持进一步研究高级控制算法（如串级控制、自适应控制）在飞行器中的应用。; 阅读建议：建议读者结合Simulink模型同步操作，动手调试PID参数以观察系统响应变化，加深对内外环协同控制机制的理解，并可在此基础上拓展为非线性或智能控制策略的研究。
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