FPGA_LOVE的博客

也就是说每个采样数据最终传输的时候为20bit，而采样率为1GSPS，因此每路ADC数据的输出总数据量为20Gbps，如果用2条lanes传输的话，每条lane的速率必定为10Gbps）假定我们需要实现的是1GSPS的采样，很自然的LMK048**需要给ADC提供1GHz的时钟输入，另外对于实现subcalss 1来说，ADC的SYSREF是多少呢？取数之前，我们先要读取IP核寄存器的值，用来观察此时JESD204B链路的工作状态，正如前文介绍过的，主要观察0x004和0x038这两个寄存器的值即可。

系统中的每个设备都必须引入该信号，且该信号必须与设备时钟同源，用来确定设备内部帧时钟和多帧时钟的相位。JESD204B协议的应用层、数据链路层数据的处理均由帧时钟负责，帧时钟和多帧时钟是由外部输入的设备时钟在芯片内部产生的，对于某些应用，链路数据不仅以帧为格式，几个帧数据还能组成多帧数据，而多帧数据此时必须对齐于多帧时钟。每个芯片的设备时钟必须同源，且每个芯片内部的帧时钟和本地多帧时钟均由设备时钟产生，这些时钟之间的倍数关系均依赖于JESD204B的不同。子类1:多帧时钟周期必须是设备时钟周期的整数倍。

用户在向IP核写入32bit的 s_axi_wdata时，同时要写入s_axi_wstrb，一般s_axi_wstrb置为全1即可，表明写入数据都是可用的。实现步骤可以分为3步：写地址、写数据以及写响应。该信号1bit位宽，表示此时写响应信号可用，在该标志位下，用户获取写响应信号，此信号由IP核提供，用户端接收。用户向IP核发送该信号，表明s_axi_wdata和s_axi_wstrb信号对于IP核都是可用的。用户向IP核发送1bit位宽的写地址可用信号，告诉IP核，用户端发送的12bit地址是有效的。

选择“Include Shared Logic in core”后，IP核会包含JESD204 PHY核以及时钟逻辑，选择“Include Shared Logic in example design”后，生成的例程中包含独立的JESD204B协议的IP核、JESD204 PHY核以及时钟逻辑，这样对于多核设计或者收发器共享的应用来说很方便，可以共享JESD204 PHY核和时钟逻辑。唯一的限制就是参考时钟的频率值要根据收发器线速率的大小而选择，核时钟的频率值则完全等于线速率的1/40倍。

Reset (fixed).Write 1 to hold the core in the reset state. Write 0 to release the core from reset. After writing 0 to this bit, Bit 0 of this register should be polled to confirm completion of the reset process.(写0释放复位之后需要用bit0查询复位是否完成)只用于GTXE2收发器。

4bit宽度的tx_start_of_frame 和tx_start_of_multiframe标志信号来区分32bit数据中哪个字节是帧起始位置和多帧起始位置，看如下时序图一目了然：以一帧数据有8个字节，一个多帧有4个帧为例。JESD204 IP核的寄存器有很多，包含了JESD204协议所有的配置参数信息和IP核工作的状态信息，因此在调试时对寄存器的读写就十分重要，下篇博主小飞将介绍JESD204 IP核的寄存器分类~差分的ip核时钟输入，其频率为串行线速率的1/40倍，仅在7系列产品使用。

如下图所示为博主小飞购买完整的JESD204 IP核license并载入vivado开发软件后，在vivado license manager页面下的状态，可以看到其显示为IP:Bought(已购买)。该license支持JESD204 IP核综合、布局布线、生成bit文件、下载到FPGA测试等全部功能，但有时效性，有效期一般为3个月，该license供用户全面评估JESD204 IP核的功能。联系xilinx官方或其代理商购买完整的license后，可以任意使用JESD204 IP核提供的所有功能。

该接口通过减少设备之间的布线数量，从而减少了布局布线的匹配需求，并消除了建立和保持时间约束问题，最终简化了高速转换器数据接口的实现。多出了一个功能，即提供了建立确定性延迟时间的手段，这对于某些需要同步多个设备或需要系统同步或者需要固定的信号延迟的应用就显得很重要。的实现需要在正常采样数据传输之前建立一个稳定链接，因此需要新的挑战和技术来识别接口是否正常工作，以及如果没有正常工作，该如何处理。此时多帧内部的采样数据都使用的是虚假的空采样数据填充，以保证一个多帧的完整性。每个连续的多帧都紧跟前一多帧。

JESD204B接口与现有的CMOS、LVDS接口相比，无论是在传输速度、数据精度、还是尺寸方面，都更具有优势，世界著名的两大芯片厂商TI公司与ADI公司也于2012年开始着手基于该接口的转换器设计与生产，如今也已推出了数十款JESD204B转换器产品。但LVDS 接口的缺点是在采样速度较慢的情况下功耗相对较大，因此基于CMOS 接口的AD/DA芯片并未被完全取代，至今许多低速、低功耗、高精度的AD/DA芯片在数据传输时仍然选择的是CMOS接口。随着芯片制造技术的发展，ADC/DAC的数据处理。

接口具有非常快的高低电平信号转换时间和极低的电磁干扰，信号的差分传输方式则使得信号的抗干扰性能优异。接口在输出数据的同时，会同时有一路时钟信号输出，时钟走线和数据走线路径必须非常小心，避免造成不必要的偏差。编码，数据传输时无需随路时钟，走线会非常简单，只需注意走线阻抗匹配即可，但数据接收端的时钟数据恢复电路。随着转换器的采样率和转换精度不断提高，数据传输接口也要与时俱进，跟得上高速数据传输的步伐，显然目前。以上三种典型的数字接口在时序方面都有一些需要注意的地方，由于目前许多的转换器还是采用的。

随着数据转换器的采样速度、采样率不断提高，人们对更加高效的数字接口需求越来越强烈，目前以TI、ADI为代表的芯片巨头们已经实现了JESD204串行数据接口，并且这种JESD204接口协议标准为了适应更高、更快、更稳定的数据转换器和FPGA（ASIC）之间的数据传输需求，目前还在不断更新中，最新的版本为JESD204C.如今用户对数据转换器的采样率、采样精度的期望不断提高，而反过来又希望转换器的功耗不断降低，这导致CMOS和LVDS接口越来越不适合作为高采样率、高采样精度数据转换器的输出数据传输接口。

为了弥补上述的缺陷，JESD204A版本在2008年4月诞生了，除了包含JESD204第一个版本的全部功能外，该版本还支持多个数据转换器之间的多条数据通道lane的同步对齐，能够满足当时高速、高精度数据转换器的数据传输需求，但是每条数据通道的数据传输速率仍然为312.5Mbps~3.125Gbps。JESD204标准的前两个版本都没有定义收发器之间链路数据传输的确定性延迟时间，而JESD204B版本则提供了一种机制，它能够确保系统每次上电或者数据链路重新同步后，数据的传输延迟时间是可重复、可确定的。

从本篇博文开始，博主小飞将和大家一起走进jesd204b的相关领域，首先熟悉一下开发jesd20b所需的术语吧！下面是博主小飞总结的jesd204B常用缩写，咱们在后续的学习中遇到不清楚的英文简称就可以回来这里查看，目前看不懂不要紧！