22，FPGA_Verilog基础篇：verilog之条件编译指令介绍

原创 已于 2024-08-16 22:07:54 修改 · 450 阅读 · 2 ·
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于 2024-06-12 22:53:04 首次发布

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一般情况下，verilog语言代码中所有的行都参加综合。但是有时我们希望对其中的一部分内容只有在条件满足时才进行综合，也就是对一部分内容指定综合的条件，这就是所谓的“条件编译”。有时，希望当满足条件时对一组语句进行综合，当条件不满足时则对另外一组语句进行综合。这个功能与宏定义联系起来，可以设计更加灵活的模块。条件编译的一般格式如下：

例子1：满足条件进行综合

'ifdef macro_name

 operations

'elsif macro_name_elseif

 operations_elsif

……

'else

 operations_else

'endif

例子2：不满足条件进行综合

'ifndef macro_name

 operations

'elsif macro_name_elseif

 operations_elsif

……

'else

 operations_else

'endif

其中，“macro_name”为前一篇博客所说的宏定义名称；“operations”为条件满足时的操作；还有两个小细节需要注意：是“'elsif”不是“'elseif”；末尾一定要有“'endif”；

例子3：不同的pi赋值

'ifdef TEST_BENCH

       real pi = 3.1415926;

'elsif HIGH_ACCURACY

       reg [15:0] pi = 31415;

'else

       reg [7:0] pi = 31;

'endif

例子4：编译判断结果与宏定义的内容无关

'define TEST_BENCH

'define TEST_BENCH 1

'define TEST_BENCH 0

只要例子4 的“TEST_BENCH”被定义，无论宏定义的值是多少或者没有值，例子3的条件编译都只执行“real pi = 3.1415926;”这个语句。

宏“条件编译”可以与宏定义嵌套，如下面的例子5：

'ifdef TEST_BENCH

       'define PI 3.1415926

'elsif HIGH_ACCURACY

       'define PI 31415

'else

       'define PI 31

'endif

最后说明一下，所有的宏定义和条件编译，乃至后文将要介绍的其它宏，都是在综合软件里起作用，在电路里是不会直接看出来的。

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