28，FPGA_Verilog基础篇：verilog中的字符串表示

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于 2024-06-13 07:24:07 首次发布

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一个字符串（string）是由双引号 (" ") 括起来并包含在一行中的字符序列。在表达式和赋值中，用作操作数的字符串应被视为由8位ASCII值表示的无符号整数常量，每一个8位ASCII值表示一个字符。

字符串变量的声明：

字符串变量是wire/reg类型的变量，其宽度等于字符串中的字符数乘以8。

例子：

存储12个字符的字符串“Hello world!” ，我们需要 8 *12即96位宽

reg [8*12:1] stringvar;

initial begin

stringvar = "Hello world!";

end

字符串操作

我们可以使用Verilog的运算符来操作字符串，操作的值都是以8位ASCII值为一个整体。

例子：

module string_test;

reg [8*14:1] stringvar;//定义了一个14个ASCII值的reg变量

initial begin

stringvar = "Hello world";//字符串只有11个ASCII值

$display("%s is stored as %h", stringvar, stringvar);

stringvar = {stringvar,"!!!"};

$display("%s is stored as %h", stringvar, stringvar);

end

endmodule

这个例子的输出是：

Hello world is stored as 00000048656c6c6f20776f726c64

Hello world!!! is stored as 48656c6c6f20776f726c64212121

通过这个例子我们可以看到，当一个变量声明的位宽大于保存被赋字符串所需的位宽时，左边的多余位宽在赋值后用0填充。这与在分配非字符串值期间发生的填充是一致的。如果字符串长度大于声明的字符串变量的位宽，则该字符串将被向左截断，最左边的字符将丢失。

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