- 博客(7)
- 收藏
- 关注
RSS订阅原创 最全Vivado+Vscode关联设置，重启vivado不能保存设置
问题：Vivado+Vscode关联设置，重启vivado不能保存设置，只能一遍又一遍的重复关联。\Vivado\2018.3\vivado.xml这个文件不是ASNI编码，而是UTF-8。1.Vscode Vivado的安装路径有中文：尤其是C：/用户-->这种中文路径。拿到别人写的工程，甚至拿到非英语外国工程师写的工程，注释全乱码是搞得很烦。点击 C:\Users\98765\AppData\Roaming\。最近，被vivado的各种字体Bug搞得很烦。vivado.xml的属性，勾选只读。
2024-08-23 22:12:35
1027
原创 Axi_full Xilinx笔记（三）
1.写通道start_single_burst_write:这是一个脉冲信号，维持一个时钟拉高就置零（他直接驱动了一个写周期）awaddr再一次写地址通道握手并读取数据之后，直接加一个burst_len,产生新的数据为下一个写周期走准备wdata（最重要的）我们发现再xilinx的官方代码中，再awready置零之后的每个时钟更新一个数据写入从机。下方是xilinx官方代码的data gen部分只要 wnext 拉高我们就可以把新的数据写入从机。那知道了这些我们就好办了。
2024-04-30 15:23:03
594
原创 Axi_full Xilinx 学习笔记（二）
上文我们已经讨论过axi master中需要关注信号，本文让我们以主机的视角来看看我们都需要做什么？端口信号辅助信号。
2024-04-29 14:27:55
126
原创 Verilog inout 端口的使用
首先补充一点，其实驱动input，output时，Vivado也会在综合时自动添加响应的buffer原语。--》但是对于inout端口，vivado不会自动添加buf原语，所以我们需要手动添加iobuf.记住T==1时，io是接受其他模块的输入端口，o<=io,(简单来说T==1时，读取O端口就可以把数据从别的模块读入)T==0时，io是输出模块，io<=i(我们把该模块的数据通过io输出给其他模块)想驱动inout端口 可以直接使用Xilinx iobuf 原语。目标：看完就可以实现驱动自由。
2024-04-06 10:58:22
632
原创 Verilog中的inout端口一文搞定 （挑战300字以内说明白）
T=1时 IO端口对外变为Z高阻状态，高阻状态常常用作输入端口的电气特性 即无论外部输入信号=0或者1，都不会产生短路 IO-->O (I 禁用) 注：Z不是意味这IO信号就是Z了，如果这时候，我们对IO赋值，O也就被同时赋值了。inout端口：顾名思义双向端口（与inout端口相连的只能时inout端口）T=0时 IO端口表现为输出端口 I-->IO （O禁用）这个原语就是T来控制IO的属性。
2024-04-05 23:07:37
537
原创 VERILOG和VHDL语法对比字典
写代码的时候，经常遇到VHDL的代码和Verilog代码混用的情况。因为，平时接触VHDL，或者Verilog少就会导致工作效率变低。下面把VHDL 的语法结构与Verilog的语法结构对比，做成一个字典，方便大家读代码。把wire，reg改成signal , 把调用的原件声明一边。1，VHDL 是不区分reg，wire, 在VHDL 中一律命名为 signal。VHDL有点像C, 我们在编写main（）之前要定义一些全局变量，常数。2, VHDL代码分为 声明部分，和逻辑部分。时序逻辑，或者组合逻辑。
2024-03-28 17:09:26
538
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人