16，FPGA_Verilog基础篇：verilog之锁存器和触发器

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于 2024-06-12 00:20:22 首次发布
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锁存器(Latch)和触发器(Flip-Flop)是数字电子学的时序逻辑新引入的概念，一般而言在一个系统里只会采用一种类型的器件。这样设计起来简单，而且不会存在不能实现的情况。

锁存器主要有RS锁存器和门控D锁存器这两种，触发器主要包括RS触发器、D触发器、JK触发器以及T触发器这四种，只要学过数字电子学的小伙伴们应该都清楚吧~

锁存器和触发器分别对应异步逻辑和同步逻辑。我们常说触发器之所以可以减少电路的毛刺错误(注意是减少，不是完全避免)主要是因为只有在时钟沿的时刻，触发器的输入信号才有效，而锁存器却在整个电平有效。一个沿遇到毛刺的机会，自然比持续性的电平小很多！

下表为锁存器和触发器的对比情况：

锁存器(Latch)

触发器(Flip-Flop)

电路

异步时序逻辑

同步时序逻辑

触发条件

电平触发

时钟沿触发

功能

信号在输入信号电平变化时，根据真值表变化

信号在时钟上升或下降沿，根据真值表变化

优点

面积小，锁存器完成同一功能所需的门较触发器少，因此在ASIC中用的较多；

锁存器比触发器快，在CPU的设计中很常见，正是它的应用使得CPU速度比外部IO部件逻辑快很多。

时序分析简单；

相对产生毛刺可能性低；

FPGA具备最基本的触发器单元；

缺点

时序分析困难，锁存器容易产生毛刺，锁存器在ASIC的设计中比触发器简单，但在FPGA中，没有锁存器资源，因此需要一个逻辑门和触发器共同组成锁存器，浪费FPGA资源。

面积较大，运行速度低于锁存器。

典型代码

always@(*)

……

always@(posedge clk)

……

Or

always@(negedge clk)

……

实际工程中，很少有人能遇到设计CPU的大佬，在FPGA及ASIC的设计中最常用的器件还是使用D触发器(DFF)噢~

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