4、时序逻辑电路综述

时序逻辑电路综述

1. 时钟与系统定时基础

在数字系统里，时钟和系统定时的定义是时序数字电路不可或缺的部分。系统时钟推动着数据在不同存储设备间流转，在这个过程中，数据会经过各种组合逻辑块，从而被修改以实现特定功能。

2. D锁存器

2.1 结构与原理

D锁存器是逻辑设计中最基础的存储元件，它有数据输入（D）、时钟输入和数据输出（Q）。其输入级包含一个三态反相器，后面接着两个背靠背连接成环形的反相器，用于存储数据。时钟信号连接到三态反相器的使能端，可以设置为高电平有效或低电平有效。在时钟低电平时，输入的变化会通过存储元件并反映在输出上；而在高电平时，输入变化被阻止，没有数据传输到输出。一旦数据存储在背靠背反相器环中，除非有新数据输入，否则不会改变。锁存器输出级的缓冲器用于驱动多个逻辑门输入。

2.2 操作过程

• 时钟低电平时，三态反相器使能，新数据通过三态反相器，覆盖背靠背反相器阶段的旧数据并到达输出。
• 时钟变为高电平时，三态缓冲器禁用，输入 - 输出数据传输停止。
• 若要在锁存器中保留特定数据，需在时钟上升沿之前的一段时间将其存入，这段时间称为建立时间（tS），约等于三态反相器和存储元件中反相器的延迟之和。

操作过程可通过以下mermaid流程图展示：

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