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RSS订阅原创 DC综合中的attribute
属性(attribute)是中后端流程中非常重要的概念。像port，pin，cell或是design，lib_cell之类的概念都可以算作object，而每个object都存在若干属性。以port为例，其输入输出方向in/out就是port的一项属性。
2024-07-25 10:21:10
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原创 地表最强gVim编写Verilog插件
话说这个世界上只有三种编辑器，Vim , Emacs 和 其他编辑器，其中Vim被称作编辑器之神，Emacs被称其神的编辑器，当然，其他编辑器永远只能是其他编辑器。
2024-07-24 11:18:06
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原创 数字后端 物理单元介绍
物理单元（ physical cell）指没有逻辑功能但是具有物理实现功能的标准单元， 用于抑制芯片生产过程中的各类物理效应， 保证芯片生产后能够正常工作 。硬核位置确定后，需要插入物理单元消除影响芯片工作的物理效应，所有插入的物理单元都需要将物理状态设置为锁定 ，防止 EDA工具在后续优化中改动单元物理位置 。常见物理单元有tap cell，dcap cell，boundary cell，filler cell，tie cell，antenna cell
2024-06-23 15:22:59
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原创 基于二级片内硬件堆栈的后向CFI 验证方法研究，第4章 硬件设计与实现（二）
基于二级片内硬件堆栈的后向CFI 验证方法研究，第4章 硬件设计与实现（二）
2024-04-12 14:52:27
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原创 基于二级片内硬件堆栈的后向CFI 验证方法研究，第4章 硬件设计与实现（一）
基于二级片内硬件堆栈的后向CFI 验证方法研究，第4章 硬件设计与实现
2024-04-11 14:09:51
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原创 基于二级片内硬件堆栈的后向CFI 验证方法研究，第一章
随着计算机技术的发展，针对计算机系统的恶意攻击越来越多，造成了巨大的经济损失。面向返回导向编程等恶意攻击方式通过修改堆栈中程序返回地址劫持控制流，达到恶意攻击的目的。后向控制流完整性即返回地址的完整性验证，是一种保护函数返回地址的有效手段。本文提出了一种基于二级硬件堆栈的后向程序控制流完整性验证方法，并在国产玄铁E906 RISC-V处理器中进行了实现和分析。基于现有针对返回地址的攻击方式和后向CFI的实现方法，建立了恶意攻击威胁模型，确定了设计的安全边界；
2024-03-29 10:25:01
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原创 八、数字集成电路综合、编译策略
编译过程是指设计经过三个阶段的优化，最终形成门级网表的过程，在这一节里，我们 主要就编译的策略，它包含如下几方面的内容—— 中断编译的方法 从报告中检查时序，调整策略 修正保持时间违反(Hold time violations)
2023-08-26 23:01:02
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原创 七、数字集成电路DC综合，设计编译优化，优化的三个阶段
这一节我们介绍 Design Compiler 进行优化的三个阶段：结构级、逻辑级以及门级，在 不同的阶段，DC 运用的方法和优化余地是不一样的，通过这一节的学习，你将对这几个阶段的特点和优化方法有一个比较清楚的了解。
2023-08-08 21:20:12
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原创 六、数字集成电路综合，高级时钟约束设计
这些普通的时序约束都是简单的约束，离较大规模芯片的实 际工作条件还有一定的差距，比如时钟信号只有一个，并且周期严格遵守给定的值。
2023-08-05 15:55:52
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原创 五、数字集成电路，施加设计约束
Design Compiler 是一个约束驱动(constrain-driven) 的综合工具，它的结果是与设计者施 加的约束条件密切相关的。在这一章里，我们主要讨论怎样给电路施加约束条件.
2023-08-02 10:33:55
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原创 四、数字集成电路DC综合，Tcl脚本语言初步理论
TCL 的全称是Tool Command Language ，它是由 UCA berkeley 开发的一种开放的工业标准语言。和 dc_shell 相比，Tcl 功能更加强大，使用范围也更加广泛，除了 Design Compiler 外，synopsys 的其他工具如 Formality 、PrimeTime 、Physical Compiler 等等都支持 Tcl 。另外 一些EDA 厂商的工具也大多使用 Tcl 界面。
2023-08-01 22:00:36
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原创 三、DC综合起始步骤，预综合过程
预综合过程是指在综合过程之前的一些为综合作准备的步骤，包括 DesignCompiler 的 启动、设置各种库文件、创建启动脚本文件、读入设计文件、DC 中的设计对象、各种模块 的划分以及 Verilog 的编码等等
2023-07-25 11:36:34
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原创 二、Verilog 语言结构到门级的映射，verilog在综合时常用技巧及注意事项
Verilog 编码效率的高低是综合后电路性能高低的决定性因素，两种不同风格的编码， 即使它们所表达的逻辑功能一下，也会产生出大不一样的综合结果。就算综合工具运用的再 好，也不能完全依赖它把一段编码很差的代码综合出一个像样的电路来。本节将通过大量的 实例介绍综合时 Verilog 的各种语言结构(always 、if、case 、loop 等等)到门级的映射。
2023-07-24 11:04:44
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原创 一、DC逻辑综合综述、数字集成电路DC逻辑综合概述
综合是使用软件的方法来设计硬件，然后将门级电路实现与优化的工作留给综合工具的 一种设计方法。它是根据一个系统逻辑功能与性能的要求，在一个包含众多结构、功能、性 能均已知的逻辑元件的单元库的支持下，寻找出一个逻辑网络结构的最佳实现方案。即实现 在满足设计电路的功能、速度及面积等限制条件下，将行为级描述转化为指定的技术库中单 元电路的连接。如 图 所示，综合主要包括三个阶段：转换(translation) 、映射(mapping) 与优化 (optimization)。
2023-07-23 15:30:54
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原创 单周期CPU设计，MIPS结构，modelsim仿真实现，多条指令
本设计为一个单周期CPU，采用MIPS结构。此CPU支持多种指令集，能够满足基本的功能需求。在此设计中，编写了一个求平均数和实现位反转的程序，通过modelsim等仿真工具进行仿真，以验证CPU功能的正确性。
2023-05-03 11:39:58
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原创 数字电路multisum仿真、便携式快速心率计的设计
本课题的要求是设计出一款数字心率计，通过传感器将测量的心率信号通过处理，能够用数码管显示心率大小出来，并且要求效率高。本课题的思路为用压力传感器测量人脉搏跳动，压力传感器的输出信号经一系列电路处理，形成可用于检测的脉冲信号，再经电路处理，最后由数码管显示其数值。 用multisim仿真软件进行电路的仿真设计。1.2 系统功能要求1、能够在15S左右的时间测量出心率的大小；2、显示范围为 40~200次/分；3、测量误差≤± 4 次/分；4、3位七段数码管显示；
2023-04-08 16:09:30
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原创 模拟电路数字电路设计、multisum仿真、交流电压超限报警系统设计、详细设计说明，电路仿真
在日常生活中，我们所使用电器都有额定的功率和额定电压、电流，当电压电流超过额定值时，电路就有可能被烧坏。如果当电器的电压超过额定值时，电路能够发出报警，从而让我们及时的处理，那么就可以有效的保护电器，提高电器的使用寿命。 本设计就是要设计一个交流电压过限保护系统，当交流电压超过额定值时，有一个蜂鸣器发出报警声，蜂鸣器的频率为1Hz，并且上下限额定的电压可调。我们首先对交流电压进行降压，整流，滤波，然后将滤波后的电压与标准电压进行比较，当电压超限时，由蜂鸣器发出报警声，从而提示我们及时处理。
2023-04-08 15:54:09
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原创 数字集成电路全流程设计、仿真、综合以及版图等设计，使用centos中EDA软件。包括vcs仿真、DC综合、FM形式验证、Astro版图设计、物理验证、PT时序分析等各步骤
数字集成电路从RTL设计到版图实现是一个复杂的流程，此设计是在以前用verilog编写的单周期CPU的基础上，完成了整个数字集成电路的设计流程，完成了版图，并通过了RTL级仿真、门级仿真和物理验证。 数字集成电路全流程设计是一个复杂的过程，本设计都前端设计较为完整，后端较为粗略
2023-04-08 15:36:32
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原创 基于OR1200开源软核处理器的简单SoC系统设计,FPGA与仿真实现，UART、GPIO、定时器等外设，基于wishbone总线
① OR1200处理器② wishbone总线③ 定时/计数器模块（PTC）④ 串口模块（UART）⑤ 锁相环模块（PLL）⑥ GPIO接口模块⑦ 片上存储器模块（on chip memory）
2023-04-05 15:21:52
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python实现神经网络，从入门到精通，CNN卷积神经网络，循环神经网络网络 使用pytorch库实现
2023-04-05
CPU_make.zip，单周期微处理器设计实验，实验用
2021-11-18
空空如也
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