【Verilog基础】锁存器（Latch）知识点总结

一、Latch 是什么

Latch 其实就是锁存器，是一种在异步电路系统中，对输入信号电平敏感的单元，用来存储信息。锁存器在数据未锁存时，输出端的信号随输入信号变化，就像信号通过一个缓冲器，一旦锁存信号有效，则数据被锁存，输入信号不起作用。因此，锁存器也被称为透明锁存器，指的是不锁存时输出对于输入是透明的。

二、Latch 的危害

之所以在这里讲关于 Latch 的问题是因为只有组合逻辑才会产生这种问题，产生 Latch是我们在同步电路中尽量避免的，但并不表示 Latch 没有用的或者说是错误的， Latch 在异步电路中是非常有用的，只是我们设计的是同步电路，要尽量避免。

在同步电路中 Latch 会产生不好的效果：

• 如对毛刺敏感；
• 不能异步复位，上电后处于不定态；
• 还会让静态时序分析变得十分复杂；
• 在 FPGA 的资源中，大部分器件没有锁存器这个东西，所以