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RSS订阅原创 Vivado IP OOC结果存放路径.gen问题
Vivado2020版本之后，为了便于版本管理，减少IP占用存储空间，Xilinx将IP的源文件xci和OOC综合后生成的文件分开存储，xci存储在设计者选择的文件路径，OOC综合结果存储在.gen文件夹中。同时设计者需要查看IP内部文件状态比比较麻烦，必须改为rar格式再解压。如下图所示，将原来gch_130t8工程的IP拷贝到fff工程后，对IP进行OOC综合就会产生两个.gen文件，gch_130t8.gen存放的是拷贝IP的OOC结果，fff.gen存放的是在fff工程新建IP的OOC结果。
2025-04-03 11:49:04
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原创 欧拉公式和sin cos
欧拉公式由瑞士数学家莱昂哈德·欧拉（Leonhard Euler）于18世纪提出。它是数学里最令人着迷的公式之一，它将数学里最重要的几个常数联系到了一起：两个超越数：自然对数的底e，圆周率π，两个单位：虚数单位i和自然数的单位1，以及数学里常见的0。
2025-03-31 16:11:03
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原创 FPGA Verilog/VHDl 中的锁存latch
在做FPGA设计时，我们要求在组合逻辑设计时，case或者if-else条件要完整，否则会产生锁存。本文主要介绍锁存产生的原因和影响，以及如何规避锁存的产生。
2025-03-28 18:30:09
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原创 5G NR PRACH格式
PRACH在时域上由CP(长度是TCPT_{CP}TCP)、1个或多个随机接入前导(单个随机接入前导的长度是TSEQT_{SEQ}TSEQ和保护时间(长度是TGTT_{GT}TGT)3个部分组成。CP的长度与时延扩展有关，长的CP允许更大的时延扩展，因此可以支持更大的小区半径。单个随机接入前导的长度TSEQT_{SEQ}TSEQ与随机接入前导子载波间隔△fRA△f^{RA}△fRA的关系为△fRA△f^{RA}△fRA*TSEQ=1T_{SEQ}=1TSEQ=1,总的序列长度影响基站对随机接入前导
2025-03-24 15:33:48
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原创 5G NR PRACH 随机接入前导序列
5G NR上行物理信道包括PUSCH，PUCCH，PRACH，其中PRACH物理信道主要在随机接入过程中发送随机接入需要的前导码(Preamble)等信息。其中前导码的规划和产生尤为重要。5G系统随机接入过程采用两种不同形式，基于竞争的随机接入和基于非竞争的随机接入。
2025-03-21 16:23:31
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原创 PCIE 配置空间和BAR
PCIE配置空间是每个PCIe设备的一段独立空间，系统通过访问这段空间可以获取设备的信息并进行配置。配置空间的结构包括头标区和设备相关区，配置头长度为64字节，包含用于唯一识别设备的字段；剩余的字节则因设备而异，用于描述设备的特定功能。PCI设备配置空间为256字节，PCIE设备的配置空间为4K字节，两种设备配置头均为64字节，但由于PCIE设备的功能更强大，需要更多扩展空间来描述其特定功能，又为了兼容PCI，PCIE扩展了地址0x100~0xfff用于PCIE扩展配置空间
2025-03-11 09:37:19
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原创 Xilinx xDMA IP AXI PCIE Bridge应用
Xilinx提供了比较丰富的PCIE开发IP，大多以PCIE硬核或软核为核心，如UltraScale+PCIExpressIntegratedBlockIP可实现PCIE的EP或RC功能，同时对实际PCIETLP包协议进行了部分解包和简化，方便了开发，XDMA和QDMA同样可实现基于PCIE的DMA、Bridge等功能。AXIBridgeforPCIExpressGen3支持的最大有效载荷大小（MPS）可达512字节。
2025-01-20 15:18:30
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原创 CPR原理及应用--用户面IQ映射
协议中给出了各种AxC映射方式及规则，在实际工程应用过程中，需要先保证一点，CPRI的用户面空间对应速率>=实际要传输的数据率(2∗M∗fs∗载波数量2*M*f_s*载波数量2∗M∗fs∗载波数量)，如有压缩需要根据实际情况计算。以10.1376Gbps线速率CPRI为例子，其一个基本帧内Y=0-19，那么其一个基本帧内数据量为20158=2400，则其数据传输率为2400150以上是一种用户面数据率的计算方式，另外可以通过线速率和编码方式计算：10.1376。
2024-11-08 16:05:54
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原创 CPRI原理及应用--帧结构
对于CPRI 控制字，协议将１个超帧（256基本帧）的控制数据划分为一个“子通道”，将子通道内超帧内的控制字进行行列划分，分为4列X64行，每64个基本帧组成1列。如下图所示。每个Xs子通道内Ns的定义基本相同，在做控制字设计时，主要已Xs和Ns和X.Y.Z开展控制字映射。
2024-11-07 21:09:56
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原创 Xilinx FPGA AXI接口仿真及JTAG to AXI Master IP调试
在进行FPGA开发时，经常会用到AXI总线，但由于仿真和实际调试中，对AXI总线的操作较为繁琐，本问提出如何在仿真中产生AXI master激励并且在调试过程中，在没有PS的情况下如何使用JTAG to AXI Master IP调试AXI master接口。
2024-11-07 14:53:41
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原创 Xilinx cordic原理及应用
Xilinx提供可调用cordic IP，实现rotate 旋转translate 变换 （直角坐标转极坐标）sin/cos arctansinh/cosharctanhsquare root 平方根等功能。
2023-09-23 13:59:44
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原创 二次雷达原理
二次雷达是空中交通管制的重要组成部分，属于监视设备。二次雷达几乎和一次雷达同时发展起来的，由于一次雷达回波无法判断敌我，因此它最初是在空战中为了使雷达分辨出敌我双方的飞机而发展的敌我识别系统。当把这个系统的基本原理和部件经过发展后用于民航的空中交通管制后，就成了二次雷达系统。管制员从二次雷达上很容易知道飞机的二次雷达应答机代码、飞行高度、飞行速度、航向等参数，使雷达由监视的工具变为空中管制的手段，二次雷达的出现是空中交通管制的最重大的技术进展。
2023-09-12 13:15:42
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原创 Verilog实现对数运算log
对于FPGA而言，其对对数运算是十分有限的，但在某些特殊场景种，需要进行精度不高但快速的对数运算，FPGA就体现了他计算速度的优势，本文主要介绍采用Verilog实现对数运算的原理及实现方法。
2023-09-07 20:39:54
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原创 VIVADO网表文件DCP和EDF
为了便于模块化设计，同时保护自己的知识产权，Xilinx VIVADO 提供两种代码封装方法：DCP文件和edf文件。
2020-03-26 21:56:44
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空空如也
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