悟已往之不谏 知来者之可追

【FPGA基础】LUT查找表（附笔试/面试真题）

【FPGA基础】一文带你快速了解FPGA内部资源（面试常问，属于概念性问题）

Altera IP核实用技巧~

（一）、DDR的基本原理DDR SDRAM 全称为 Double Data Rate SDRAM，中文名为“双倍数据流 SDRAM”（S：Synchronous）。DDR SDRAM 在原有的 SDRAM 的基础上改进而来。也正因为如此，DDR 能够凭借着转产成本优势来打败昔日的对手 RDRAM（R：Asynchronous），成为当今的主流。本文只着重讲 DDR 的原理和 DDR SDRAM 相对于传统 SDRAM（又称 SDR SDRAM）的不同注：同步(Synchronous)和异步(Async

DDR3的前世今生（含SRAM、DRAM、SDRAM、Flash、EPROM、EEPROM概念介绍）

嵌入式存储器结构由一列列 M9K 存储器模块组成，通过对这些 M9K 存储器模块进行配置，可以实现各种存储器功能，例如： RAM、移位寄存器、 ROM 以及 FIFO 缓冲器。一、创建 dpram IP 核新建双端口 IP 核，并起名为dpram.v：注：对于单端口 RAM，读写操作共用端口 A 的地址，数据通过端口 A 写入和读出；对于本节使用的双端口RAM，则是一个读端口和一个写端口。双端口 RAM 配置如下：使用方式设置为一个读端口和一个写端口，另一种方式为两个端口都可用做读/写

文章目录概述一、建立工程STEP #1STEP #2STEP #3STEP #4STEP #5STEP #6二、设计输入三、分析和综合三、功能仿真STEP #1 编写测试激励文件STEP #2 设置仿真脚本STEP #3 启动仿真STEP #4 仿真结果分析STEP #5 综合与布局布线STEP #6 时序仿真概述科学合理的 FPGA 设计流程是为了更加直观地展示一个完整的设计流程，本节以一个基础的实验——二选一选择器，来介绍完整的 FPGA 设计开发流程。良好的文件夹设置以及工程管理是学好 FPG

文章目录一、创建LED工程二、创建设计源文件三、RTL分析，进行引脚绑定四、synthesis - 综合五、时序约束六、生成比特流文件七、仿真八、下载验证PL设计九、内嵌逻辑分析仪9.1、方法一9.2、方法二一、创建LED工程打开位于桌面的vivado 2017.4快捷方式选择Create Project创建工程当然也可以使用File->New Project创建工程出现下图所示界面，直接Next即可选择工程名字和位置，注意勾选创建子文件夹。然后选择工程类型，选择RTL

一文快速上手基于PGL22G的FPGA开发流程~

一、 ModelSim 修改测量时间显示的单位ModelSim 仿真时，测量两个点之间的时间，想显示合适的单位怎么设置，例如下图显示的两个测量光标间的时间， 是以频率为单位显示的，当希望设置为以时间显示，例如 ns 或者 ms 的时候怎么办呢？可以通过点击当前显示的时间的位置，右击，找到 grid & timeline。打开 grid & timeline 之后， 勾选 Show frequency in cursor delta 就是按照频率单位显示， 不勾选就是按照时间单位显示

一、产品相关介绍产品简介USB Blaster适用于ALTERA CPLD/FPGA器件，可以通过计算机的USB接口对器件及其配置芯片进行编程、调试等操作。USB Blaster功能简述支持ALTERA 公司全系列CPLD/FPGA器件支持ALTERA公司全系列主动串行配置器件支持ALTERA公司全系列增强配置器件支持AS﹑PS﹑JTAG三种下载模式高速、稳定，方案好用支持1.2-5V编程电压支持 SignalTap II 嵌入式逻辑分析仪支持Nios II嵌入式处理器的通信和调试

可编程 输入/输出单元 简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对 输入/输出 信号的驱动与匹配要求。FPGA内的 I/O 按组分类，每组都能够独立地支持不同的I/O标准。通过软件的灵活配置，可适配不同的电气标准与I/O物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。为了便于管理和适应多种电器标准，FPGA的IO被划分为若干个组（bank），每个bank的接口标准由其接口电压VCCO决定，一个bank只能有一种VCCO，但不同bank的VCCO可以不同，只有相同电气标准的端口

Altera的IP分2种一种是免费的IP，不需要另外的license，就是所谓的Basic Function的IP，例如浮点运算、普通运算、三角函数、基本的存储器IP、配置功能IP、PLL、所有的桥以及所有的FPGA内部的硬核以及NIOS II（不含源码）等等。另外一种是收费IP，需要购买单独的IP的license，例如各种以太网软IP、PCI-E软IP、CPRI、Interlaken、PCI、RapidIO和所有的几十个视频图像IP以及所有的DDR1/2/3/4软IP、256位AES硬件加密等

1、增加了Stratix 10系列的器件库（Intel 真14nm工艺生产，内核速度直接上1GHz，号称全世界最快的FPGA）2、集成了HLS编译器，用于C/C++开发FPGA，主要用于信号处理和/或科学计算类设计应用，和一样用C/C++开发FPGA的OpenCL有一些区别。3、把一些Quartus内部集成的功能名字改了，让用户特别是初学者更容易理解这些功能的用处：Blueprint Interface Planner旧的名字新的名字QsysPlatform Designe.