【Verilog基础】计数器实现总结（注意领悟 脉冲标志信号 flag 思想）

1.模块框图

因为本设计功能单一，主要是通过设计一个 1s 计数器来实现 led 灯闪烁的效果，所以给模块取名为 counter。计数器肯定需要时钟和复位信号，因为计数器的计数就是靠时钟的脉冲来提供的，所以没有其他额外的输入信号了，而输出我们则使用一个 led 灯来观察计数器计数后的效果，所以需要又一个输出信号名为 led_out。根据上面的分析设计出的Visio 框图如下图所示。

端口列表与功能总结如表格：

2. 波形图绘制

本章实例的重点就是如何控制好计数器，对于计数器来说只要控制好什么时候开始计数，什么时候清零的问题那么你就可以完全掌控计数器了。首先考虑什么时候开始计数的问题（也可以先考虑什么时候清零的问题），这个系统除了时钟和复位没有外界的其他输入了，所以只要复位一撤销，时钟沿来到就可以立刻进行计数，所以我们不需要太关系计数开始的条件，也可以默认为没有条件。

然后是考虑计数器什么时候清零的问题，有人可能会问，计数器不是会计数满自动清零吗？是的，但计数到多少后清零