悟已往之不谏 知来者之可追

PCB绘制技巧及快捷键

手把手教你入坑 本人所用软件为AD16，分享一下主要。绘制流程为 创建工程->保存工程->创建原理图（库）、PCB图（库）并保存->再次保存工程 当然了，一般都是先画库再画对应的原理图和PCB的。创建工程及必要文件注意： 可以直接在左边一栏导航栏，有个project点击后Add new project->PCB project。 当然也可以

快捷键速查ctrl + M – 测量距离(shift + c可取消显示距离) Tab – 可快速调出相关属性 E-N –快速选择相同的项，可实现更改名字等操作 T->C – 可直接查到PCB对应原理图的器件信息。 M-M – 移动单个物体 M-S – 选中选取，移动多个物体 S-P – 快速选中某一条线 E-D – 连续删线 S->N – 选中相同节点，方便PCB绘制(比如选中

分离PCB和原理图，同时操作。 方法，选中原理图，然后右键，Split Vertical

线距最小间距6mil阻焊和阻焊最小间距6mil最小孔大小0.3mm最小孔直径0.6mm最小文字高度0.8mm=32mil一些Rules截图还有一个布线的设置技巧

额，，，好吧。。。 本来打算好好写作业的，本来没想看这个easyEDA的。。。 FUCCCCKKKKK ，忍不住手贱点了进去。。。入即分享，，欢迎吐槽。。 还是忍不住想感叹几句，，， 开源大法好哇。。。。。 像我这种老爷机，，，带AD那玩意，，真是快要了结它的老命。。。 虽然这个easyEDA刚起步（应该是吧。。。），可能很多需要完善，...

看到网上有大神评论说，直接在PCB里面添加差分线的方法是错误的，顿时直冒冷汗。务必在原理图里添加差分线，因为如果再次改变原理图，然后更新PCB的时候你会发现：你在PCB上设置的差分对没了！（这个也不难理解）当然，如果是一张全新的PCB，直接导入就行了，对应的PCB面板的差分线选项也会显示差分线的信息，有点问题的就是在原理图画完之后更新到PCB，一点一点来看吧。。1、正确设置差分线的

http://blog.chinaaet.com/xymbmcu/p/34964http://www.openedv.com/posts/list/44095.htm

这两个主要关乎切板的时候，网上查了挺多资料的。取其精华，总结一下。虽然Mechanical1 与 KeepOutlayer画出来的线的颜色是一样的。但是通常KeepOutlayer做为禁止电气连接，现在已经成了习惯99%的人拿KeepOutlayer当Mechanical1 来用，就所谓的板框，不过制板厂也已经习惯了，也默认KeepOutlayer是板框。 Mechanical1 机械层，它

通常铺铜的时候前辈会告诉我们移除死铜，到底什么是死铜呢？死铜就是没有电气连接作用的铜铂，连屏蔽作用都没有。可能这样解释还不够直观，死铜，就是单独孤立铺的铜! 看图吧，，，，copy一下大神的解释有人说应该除去，原因大概是：1，会造成EMI问题。2，增强搞干扰能力。3，死铜没什么用。 有人说应该保留，原因大概是：1，去了有时大片空白不好看。2，增加板子机械性能，避

Room，空间或房间，当你把原理图通过更新PCB 得到PCB时就会有一个暗红色的网格。可以将元件、元件类或封装分配给一个房间，房间可以定义在顶层或底层，并且可以确定目标保持在其内或其外。当移动房间时，房间内的实体也随之移动。房间定义可以失效，可以被锁定。一般设计不使用此功能，SCH转入PCB后就删除。了解一下即可。。。

基本内容了解一共是13层。…… top layer - 顶层 bottom layer - 底层 mechanical,机械层 keepout layer禁止布线层 top overlay顶层丝印层 bottom overlay底层丝印层 top paste顶层助焊层 bottom paste底层助焊层 top solde

我是对这个东西晕乎挺久的，这次务必拿下！！！一、什么是阻焊层阻焊层其实还可以叫开窗层、绿油层，它还有一个英文名- solder mask。它是指pcb上要铺绿油的地方，而这阻焊层使用的是负片输出，所以在阻焊层的形状映射到板子上以后，并不是上了绿油阻焊，反而是露出了铜皮。露出铜皮，我们会习惯性叫开窗。从上图所知， 一个两层板是由一个芯板（两面包铜，即顶层和底层，中间为半固化

相信不少初学者和我一样，很少在意这些细节，谈起两者时，总有种似懂非懂，云里雾里的感觉。 今天顺便把它也搞定了！一、什么叫过孔过孔是用于连接不同层的导线。二、什么叫焊盘焊盘是固定元器件的引脚（兼有过孔的功能）三、二者区别①、过孔是不需要覆盖阻焊（覆盖阻焊层之后会漏出铜皮）。如果把过孔当成焊盘，因为阻焊的不存在，所以就没有漏出铜皮，所以就不能进行焊接了。②、无论是过孔

自动布线暂时具体的改规则还不太了解，暂时先知道大概步骤吧。。在PCB布线页面选择， Auto route -> All 暂时的默认选项，选择route all即可。快速布局先把PCB和sch分成同在一个页面的 split vertical像这样， 然后， 在对应的原理图中选中你要布局的电路部分，因为通常我们是在原理图把整体电路划分成一个一个小部分的，

专治强迫症validate change是用来对照网络表和PCB原件的，如果你在PCB中删除某个元件，那在执行validate change时肯定会出错，因为二者对应不上了，原因是你把PCB中的元件都删了，网络表就找不到对应的元件了。建一张新的pcb，导入时不会出任何错误，是因为 它能自动从你加载的库中找到对应的封装。在点击Validate changes时出现一大堆错误应该是很正常的

看图

方法一、新建规则方法二、修改clearance

QFP，LQFP，TQFP都是方形扁平封装，在厚度上（QFP>LQFP>TQFP），LQFP和TQFP的PCB封装是可以通用的，本体大小(body size)相同或引脚间距(lead pitch)相同。而QFP就不能和这两种通用了。LQFP和TQFP都属于QFP封装，但是，大部分器件的datasheet上应该都明确指出了他的封装是LQFP还是TQFP，而如果只是说是QFP封装，那么...

开窗一般是用在大电流走线的时候，一般的做法我们先切换到TopSolder或者Bottom Solder层，然后Place->Fill，画填充图形。但是，随之而来的一个问题就是，我们是先Interactive在TopLayer或者Bottom布的线，然后再想把这条线开窗，如果直接图形填充，很可能会不重合，导致难看且不满足要求。这个时候我们就可以换一种思路了，依旧先切换到TopSolder或...

注意其中的Grouped columns和All columns，利用Grouped columns可将一类的放在一个组里面。

1、在干扰源模块的两段并联去耦电容，吸收不连续工作的负载产生的电压波动。此时需要注意，电容的引脚与被供电器件的之间的间距越小，电容的ESR越低，越能吸收掉器件产生的干扰。（去耦电容要靠近元器件）相应的，连接电容的线宽自然和电机的一样了，这个画PCB要注意。一般的器件对电源噪声有一定的容限，电源电压在一定范围内波动，器件都可以维持正常工作，但这只是单个器件的理想情况，实际一个电路板是多个模块协...

这个应用背景是在带有天下的器件下不走线，比如蓝牙。比如ESP8266。。。①、第一种实现方式就是我用keep-out层画线，但是要注意铺完铜之后及时删掉keep-out，不然板子发回来，我相信你会哭的（板子被镂空了。。。）\②、第二种呢...

隐藏敷铜的方法ctrl + D

STEP 1、STEP2、在你对应的走线层选择properties，在弹出的对话框，对应的铺铜选项为off。比如我这个板子是两侧，TopLayer，BottomLayer那么就要设置两个都为offSTEP3、PCB color要选择颜色的！！...

http://bbs.eeworld.com.cn/thread-480865-1-1.html

封装主要分为DIP双列直插和SMD贴片封装两种。从结构方面，封装经历了最早期的晶体管TO（如TO-89、TO92）封装发展到了双列直插封装，随后由PHILIP公司开发出了SOP小外型封装，以后逐渐派生出SOJ（J型引脚小外形封装）、TSOP（薄小外形封装）**、VSOP（甚小外形封装）、**SSOP（缩小型SOP）、TSSOP（薄的缩小型SOP）及SOT（小外形晶体管）、SOIC（小外形集成电

emmm,,,,,昨天和以前最要好的几个兄弟一起出去玩，真是尽兴啊！哈哈哈，，今天来一发还是关于PCB的。。建立属于自己的集成库不知道你有没有这样的感受，从别处搞来的库总是感觉凌乱不堪，画PCB一半的时间可能都会用来找相应的库，ε=(´ο｀*)))，，，，尴尬至极。本末倒置的事干来怎么算都不划算，相信你也一定意识到了，这个时候解决办法也无外乎两条路。 第一，去某宝买一个完善得库，

解决办法：主要是PCB上有的元件封装也有Keep-out layer 的画线，CTRL+A设定板子大小时会把里面的元件封装的画线选中，导致出现这个问题。解决办法：可以按住shift然后鼠标分别选中板子四周的外边框就能确定板子的形状了。...

这个时候需要把所有已导入器件全部删除，然后重新导入即可。。。

原理是因为元器件库中的元器件的所有模式MODE不能和pcb中的引进匹配造成的，那什么又是MODE呢，看这里。。。 MODE可以理解为不同的视图模式吧。然后赶紧打开原理图库中的有问题的元器件。双击打开属性对话框，看到了下面的然后 也能选择不同的视图，选择一下不同的视图就会发现，三种视图中的元器件引脚数量不同！分析就是问题所在，造成这个问题的原因，可能是新建元器件的时候，通

显然两个引脚定义成一样的了。顺着提示，找到原理图库进行更改即可！！！

Clearance Constraint(Collision <0.15mm) Between Pad on TopLayer and Track on Toplayer.Short circuit Constraint Between Pad on Toplayer and Track on Toplayer.无语了一下午的错误，原来是自己把interactively route ...

这个错误一般是在绘制板子外形的时候出现的。解决办法： 1、选中keep-out layer，重新绘制边框2、ctrl+A 选中板子3、

问题及原因分析问题出现在了一个三端纽子开关的封装，因为是从别处copy的，没想到出现了此等问题。unplated 意思是没有电镀的，如果没有电镀那么顶层和底层之间是没有沉铜的，就是不连的。解决办法勾选对应的plated。...

通常是因为net 网络标号浮空，并未放置到应该放置的引脚上， 这个时候重新放置即可。。。。