
Verilog基础(含数电基础)
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ReCclay
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【Verilog基础】一文快速上手 Verilog 基础知识(总结版)
一、FPGAPLD - 可编程逻辑器件CPLD - 复杂可编程逻辑器件【基于乘积项的与或逻辑阵列】FPGA - 现场可编程逻辑门阵列【基于查找表的CLB阵列】两者虽然有差异,但也只是硬件层面,在编程上是没有区别的!什么是FPGA?一种可通过编程来修改其逻辑功能的数字集成电路(芯片)与单片机的区别?单片机并不改变电路的内部连接结构,只是根据要求实现的功能来编写运行的程序(指令)二、HDL数字系统设计流程?逻辑设计(前端)-> 电路实现(后端) -&原创 2020-08-02 11:47:54 · 3298 阅读 · 1 评论 -
【Verilog基础】【计算机体系架构】CPU发生中断要做哪些事?什么是中断向量表?(面试常问)
【Verilog基础】【计算机体系架构】CPU发生中断要做哪些事?(面试常问)原创 2022-09-07 16:37:01 · 1173 阅读 · 0 评论 -
【Verilog基础】【计算机体系架构】堆和栈的区别(面试常问)
【Verilog基础】【计算机体系架构】堆和栈的区别(面试常问)原创 2022-09-07 16:33:02 · 654 阅读 · 0 评论 -
【Verilog基础】【总线协议】AHB BURST传输可以提前终止吗?
【Verilog基础】【总线协议】AHB BURST传输可以提前终止吗?原创 2022-09-07 14:56:53 · 1143 阅读 · 0 评论 -
【Verilog基础】【计算机体系架构】ITCM和ICACHE对比(面试常问)
【Verilog基础】【计算机体系架构】ITCM和ICACHE对比(面试常问)原创 2022-09-07 13:15:24 · 1730 阅读 · 0 评论 -
【Verilog基础】【计算机体系结构】微码cache是什么?微码cache对CPU的前端的处理性能有提高么?
【Verilog基础】【计算机体系结构】微码cache是什么?微码cache对CPU的前端的处理性能有提高么?原创 2022-09-07 01:36:39 · 679 阅读 · 0 评论 -
【Verilog基础】【计算机体系结构】cache学习文章链接备忘
【Verilog基础】【计算机体系结构】cache学习文章链接备忘原创 2022-09-07 01:30:12 · 353 阅读 · 0 评论 -
【Verilog基础】【计算机体系结构】DMA数据搬移产生的cache一致性
【Verilog基础】【计算机体系结构】DMA数据搬移产生的cache一致性原创 2022-09-07 00:41:53 · 1060 阅读 · 0 评论 -
【Verilog基础】【计算机体系结构】cache读写操作
【Verilog基础】【计算机体系结构】cache读写操作原创 2022-09-07 00:26:53 · 454 阅读 · 0 评论 -
【Verilog基础】【计算机体系结构】深入理解Cache一致性(针对多核SoC系统)
【Verilog基础】【计算机体系结构】深入理解Cache一致性原创 2022-09-07 00:19:09 · 538 阅读 · 0 评论 -
【Verilog基础】【计算机体系结构】多核cache一致性
【Verilog基础】【计算机体系结构】多核cache一致性原创 2022-09-07 00:00:01 · 613 阅读 · 0 评论 -
【Verilog基础】【计算机体系结构】简单理解Cache一致性(面试常问)
【Verilog基础】【计算机体系结构】搞懂Cache一致性(面试常问)原创 2022-09-06 23:43:20 · 454 阅读 · 0 评论 -
【Verilog基础】【计算机体系结构】cache的分配策略和更新策略
【Verilog基础】【计算机体系结构】cache的分配策略和更新策略原创 2022-09-06 23:27:59 · 1005 阅读 · 0 评论 -
【Verilog基础】【总线协议】AHB和AHB-Lite的区别?AMBA2.0和AMBA3.0的区别?目前常见的几种AMBA协议内容?
【Verilog基础】【总线协议】AHB和AHB-Lite的区别?AMBA2.0和AMBA3.0的区别?原创 2022-08-31 01:41:30 · 1899 阅读 · 0 评论 -
【Verilog基础】“与/或/非”门级电路实现“2选1MUX”、“4选1MUX”、“8选1MUX”、“异或门”、“半加器”
【Verilog基础】“与/或/非”门级电路实现“2选1MUX”、“4选1MUX”、“8选1MUX”、“异或门”、“半加器”原创 2022-08-24 15:11:19 · 1364 阅读 · 0 评论 -
【Verilog基础】一些时序约束相关的面试真题
【Verilog基础】一些时序约束相关的面试真题原创 2022-08-23 23:00:38 · 566 阅读 · 1 评论 -
【Verilog基础】【计算机体系架构】SoC启动流程(ARM启动流程)(面试常问)
【Verilog基础】【计算机体系架构】SoC启动流程(ARM启动流程)(面试常问)原创 2022-08-17 18:35:45 · 482 阅读 · 0 评论 -
【Verilog基础】异步FIFO不用格雷码会影响FIFO功能吗?异步FIFO读写指针同步带来的延迟会导致设计出错吗?(面试常问)
【Verilog基础】异步FIFO不用格雷码会影响FIFO功能吗?(面试常问)原创 2022-08-12 13:50:20 · 995 阅读 · 0 评论 -
【Verilog基础】一文搞懂线性反馈移位寄存器(LFSR)
【Verilog基础】一文搞懂线性反馈移位寄存器(LFSR)原创 2022-08-11 13:31:50 · 2211 阅读 · 0 评论 -
【Verilog基础】关于芯片中信号串扰的理解
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【Verilog基础】PPA优化问题总结(含面积优化、速度优化)
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【Verilog基础】DFT(Design for Test)可测性设计的一些基础概念
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【Verilog基础】【总线协议】AXI、AHB、APB总线对比原创 2022-07-12 11:35:31 · 5160 阅读 · 0 评论 -
【Verilog基础】卡诺图化简要点总结
【Verilog基础】卡诺图化简要点总结原创 2022-07-11 10:05:17 · 1040 阅读 · 0 评论 -
【Verilog基础】【计算机体系架构】一文搞懂 Cache 缓存(cache line、标记Tag、组号/行号index,块内地址offset)(Write-through、Write-back)
【Verilog基础】【计算机体系架构】一文搞懂 Cache 缓存(cache line、块数、Tag对应bit、index对应bit,offset对应比特)原创 2022-07-10 19:30:14 · 2035 阅读 · 0 评论 -
【Verilog基础】【计算机体系架构】处理器的流水线级数是否越深越好?
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【Verilog基础】关于Clock信号的一些概念总结(clock setup/hold、clock tree、clock skew、clock latency、clock transition..)
【Verilog基础】关于Clock信号的一些概念总结(clock setup/hold、clock tree、clock skew、clock latency、clock transition..)原创 2022-06-30 11:45:12 · 1805 阅读 · 0 评论 -
【Verilog基础】十进制负数的八进制、十六进制表示
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【Verilog基础】用与非门、或非门构成或门、与门、非门原创 2022-06-17 15:48:17 · 3998 阅读 · 0 评论 -
【Verilog基础】时序分析之关键路径(Critical Path)优化(组合逻辑优化)(速度优化)
【Verilog基础】时序分析之关键路径(Critical Path)原创 2022-05-28 13:42:09 · 4011 阅读 · 0 评论 -
【Verilog基础】一文搞懂 时钟门控(Clock-Gating) 电路
【Verilog基础】一文搞懂 时钟门控(Clock-Gating) 电路原创 2022-05-27 18:22:57 · 6074 阅读 · 4 评论 -
【Verilog基础】一文搞懂 时钟无毛刺切换电路(Glitch free)【含代码实操、真题实战】
【Verilog基础】时钟无毛刺切换电路(Glitch free)原创 2022-05-27 10:56:24 · 1245 阅读 · 0 评论 -
【Verilog基础】野火FPGA新两段式有限状态机(FSM)理解 及 复杂可乐机实战(2)
野火FPGA新两段式有限状态机(FSM)理解 及 复杂可乐机实战(2)原创 2022-04-18 11:33:16 · 790 阅读 · 0 评论 -
【Verilog基础】野火FPGA新两段式有限状态机(FSM)理解 及 简单可乐机实战(1)
野火FPGA新两段式有限状态机(FSM)理解 及 简单可乐机实战(1)原创 2022-04-18 01:40:40 · 1529 阅读 · 0 评论 -
【Verilog基础】邸志雄老师有限状态机(FSM)课件重点理解
邸志雄老师有限状态机(FSM)课件原创 2022-04-17 22:38:14 · 975 阅读 · 0 评论 -
【Verilog基础】常见的加法器电路总结(面试常考)(半加器、全加器、行波进位加法器RCA、超前进位加法器CLA)
常见的加法器电路总结(面试常考)原创 2022-04-17 15:41:07 · 1205 阅读 · 0 评论 -
【Verilog基础】Verilog运算符优先级
运算符优先级原创 2022-04-17 14:55:32 · 7418 阅读 · 0 评论 -
【Verilog基础】CMOS逻辑门实现基础功能(反相器/与非门/或非门/与门/或门)
CMOS逻辑门实现基础功能(反相器/与非门/或非门/与门/或门)原创 2022-04-13 23:34:58 · 4130 阅读 · 0 评论 -
【Verilog基础】数字电路-逻辑式化简公式(附吸收律推导过程)
数字电路-逻辑式化简公式(附吸收律推导过程)原创 2022-04-13 22:11:52 · 8943 阅读 · 3 评论 -
【Verilog基础】2选1MUX实现基础逻辑功能(包括:反相器/与门/或门/与非门/或非门/异或门/同或门)(常考面试题:最少MUX实现异或门/同或门)
2选1MUX实现基础逻辑功能(包括:反相器/与门/或门/与非门/或非门/异或门/同或门)原创 2022-04-13 22:07:54 · 5805 阅读 · 1 评论