【Verilog基础】AXI中常考面试点理解总结（包含Outstanding理解）

已于 2023-05-09 12:42:34 修改
阅读量1.4w 收藏 80
点赞数 4
分类专栏： # Verilog基础(含数电基础) 文章标签： 校招 职场和发展 数字IC Verilog
于 2022-04-13 16:09:14 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.youkuaiyun.com/ReCclay/article/details/124148379
版权
本文总结了AXI协议中的关键概念，包括Outstanding的作用，它允许在未处理响应时继续发送写命令，提高总线利用率。AXI中的Burst类型包括固定式、增值式和包装式。一次突发不能跨4K地址的原因在于4K边界对齐以优化奴隶访问attribute。此外，阐述了AXI4、AXI4-Lite和AXI4-Stream的区别与联系，并提供了计算AXI最大传输带宽的笔试题解析，帮助理解带宽计算和Outstanding概念。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

文章目录

常见面试题：如何理解Outstanding？Outstanding有什么作用？

outstanding就是发出去的地址数量，未处理的地址可以先存放在AXI总线的缓存里，等完成一次传输事物之后，无需再握手传输地址，即可立即进行下一次的数据传输，所以outstanding本质上是为了实现数据传输的pipeline。

Outstanding的能力即AXI Master不需要等到Response，就可以持续发写命令的个数。

outstanding主要是提高总线利用率，减少气泡。

参考：

常见面试题：A

了解本专栏 订阅专栏 解锁全文
【2023校招刷题】常见面试问题总结（七、常见总线协议篇）（随后续面试不断更新....）
悟已往之不谏 知来者之可追
06-06 1714
【2023校招刷题】常见面试问题总结（七、常见总线协议篇）（随后续面试不断更新....）
ISE14.7逻辑综合与实现工作过程
m0_46498597的博客
01-29 1190
1.1 ISE14.7逻辑综合与实现工作过程 1.1.1 本节目录 1）本节目录； 2）本节引言； 3）FPGA简介； 4）ISE14.7逻辑综合与实现工作过程； 5）结束语。 1.1.2 本节引言 “不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。 1.1.3 FPGA简介 FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产
AMBA协议-AXI协议详解（读写时序、Outstanding、乱序传输、原子操作）
qq_57502075的博客
05-03 2万+
目录1. AXI 写通道信号1.1. 写地址通道信号1.2. 写数据通道信号1.3. 写response通道信号1.5. 握手规则1.4. AXI 写通道之间关系 2. AXI 读通道信号2.1. 读地址通道信号2.2. 读数据通道信号2.3. AXI 读通道之间关系 3. AXI传输3.1. AXI突发读传输3.2. Overlapping 突发读传输3.3. AXI突发写传输3.4. 非对齐传输4. AXI outstanding5. AXI 乱序传输（Out of order）6. 原子操作（Atom
system verilog面试题汇总-2
weixin_49118247的博客
02-19 806
常见的仲裁算法包括轮询（Round-Robin）、优先级（Priority）和固定优先级（Fixed Priority）。FIFO的实现通常包括读写指针、存储数组和空/满标志。可以使用参数化设计来支持不同的深度和宽度。使用调试工具分析波形，找出卡住的信号或状态。使用波形查看工具检查时钟域交叉信号，确保同步器工作正常。块用于定义信号在时钟边沿的采样和驱动行为，通常用于测试平台。用于将模块或接口绑定到另一个模块中，通常用于验证或调试。块在仿真结束时执行，通常用于打印总结信息或清理资源。并重写回调方法来实现。
AXI中的outstanding、乱序、interleaving
热门推荐
qq_35396239的博客
04-03 2万+
AWID与ARID都是用于transaction的ID，主要用于outstanding与乱序传输，也就是说，outstanding与乱序传输是针对transaction的。 AWID 与 BID 对应，ARID 与 RID 对应 而用于interleaving的WID是针对beat的，且同一transaction的数据是需要顺序进行传输的，AXI4中已经取消了WID信号的使用，不再支持写交织。 ...
axi的outstanding
m0_71354184的博客
01-09 2215
axi的outstanding
深入理解AMBA总线协议（AXI总结篇）
nuoweishizi的博客
08-31 3207
1.1、什么是片上总线要理解AXI总线，首先要理解什么是总线。大家刚接触总线的时候千万不要纠结于具体的概念，可以简单的理解成几根线按照规定的方式通信即可。对于芯片设计而言，可以简单的理解，总线就是一组通信规范，允许系统中不同组件之间进行传输。AMBA总线，包括AXI属于片上总线（On-chip Bus），它用于芯片内部中各个模块之间的通信。总线可以简单的分为设备之间的总线和片上总线。其中设备之间的总线有时候也可以叫做传输接口，比如最常见的UART串口，硬盘的PCIE、SATA接口。
面试题：介绍一下AXIS2
larry_lv的专栏
07-27 814
Apache Axis2是一个基于Java的Web Service实现， 它提供了完整的对象模型和模块化的架构。Axis2可以让你轻易的完成如下工作：1. 发送SOAP消息2. 接受和处理SOAP消息3. 从一个纯Java类生成一个Web Service4. 使用WSDL来创建服
AXI三板斧之Outstanding、Out-of-order、interleaving
u011075954的专栏
06-19 2237
out-of-order，连续发送地址1和地址2，然后连续发送地址1要写入的数据和地址2要写入的数据，如果地址1对应的slave是busy，数据暂时无法写入，而地址2对应的slave是idle，那么数据可以先写入slave2，即先完成后发的地址2的操作，再完成地址1的写操作，这就是out-of-order。比如，可以连续发送地址1和地址2，然后连续发送地址1要写入的数据和地址2要写入的数据，最后依次等待地址1的响应和地址2的响应。请问，AXI Outstanding特性相比AHB的时序特性提高在哪里？
【Verilog基础】【总线协议】AXI、AHB、APB总线对比
悟已往之不谏 知来者之可追
07-12 5180
【Verilog基础】【总线协议】AXI、AHB、APB总线对比
【数字IC验证基础】专栏内容导航
MoorePlus的博客
10-08 186
【数字IC验证基础】专栏内容导航
【数字IC验证】博客内容全览
最新发布
MoorePlus的博客
03-16 1534
以真题及面试为基础，总结各大IC公司笔试以及面试中的常考、常问知识点！（数字IC前端设计、验证都可使用）笔试及面试中常考知识点、手撕代码总结常见面试问题总结（七、常见总线协议篇）常见面试问题总结（六、项目篇）常见面试问题总结（五、验证策略及宏观思想篇）常见面试问题总结（四、UVM篇）常见面试问题总结（三、SystemVerilog篇）常见面试问题总结（二、数字电路与Verilog篇）常见面试问题总结（一、EDA工具及IC整体设计流程篇）
用中国高铁来谈谈AXI Outstanding能力
luoganttcc的博客
03-23 2824
好，我们一一对应上之后，我们以上海到北京的高铁为例，假设全上海的人都要坐高铁去北京，为了达到最高效率，那就是上海到北京的铁轨上高铁首尾相接，从上海虹桥排到北京南站，这些首位相接的高铁还都以310Km/h的速度前进（这里我们不考虑高铁停在北京南站下客减速的时间哈）。大家都知道AXI是ARM AMBA协议家族的一员，AXI的很多特性，例如分离的读写通道、Burst传输，Interleaving、乱序返回等特，显著提升了SOC互连的性能。和高铁列数的计算类似，我们首先需要确定AXI Master 在需要的场景。
【学习笔记】类AXI协议中的outstanding概念学习与计算
moon9999的博客
06-22 9926
最近因为可能要写一个基于axi4协议的ddr模型（纯学习），正好也赶上我创作瓶颈了所以就把axi协议里的一些概念拿出来复习复习。
Axi协议和verilog实现3-axi的verilog实现
m0_46407447的博客
12-14 3889
AXI协议及其verilog实现
【AXI4 verilog】手把手带你撸AXI代码（三、同步fifo设计）
helloworld573的博客
08-30 2358
为了支持AXI的outstanding特性，在设计从机时，需要使用fifo来缓存各通道的指令和数据。次FIFO特性如下：同步fifo，宽度32，深度31，带有空满指示信号，空时禁止读取。满时禁止写入。否则会造成内部指针错误。预读取：读数据时钟裸漏，当读使能有效时。当前数据消失，下一笔数据裸露，如此直到数据取走为止。...............
Axi协议和verilog实现1-AXI总线和关键问题描述
m0_46407447的博客
12-08 5707
AXI协议及其verilog实现
[AMBA]AHB AXI Interview Questions
元直的博客
07-16 543
AHB Interview Questions How AHB is pipelined architecture? What is the size of the max data that can be transferred in a single transfer? Explain the 1k boundary concept in AHB? Okay, response is...
基于verilog的UART串行总线协议模块设计（含原理、源码、AXI封装、C驱动文件）
PPRAM的博客
09-20 2889
UART即通用异步收发传输器（Universal Asynchronous Receiver/Transmitter），两个UART设备在进行通信时，发送数据的设备将并行的数据转化为一位一位的串行数据，并按照给定的时钟频率将串行数据依次打到TX通信线上，接收方检测RX上的电平，按照给定的时钟频率读取RX线上电平，并将采样到的串行数据还原成并行数据；
AMBA AXI面试题
01-03
### 关于AMBA AXI的面试题目及答案解析 #### 1. 解释什么是AXI总线及其主要特点？ AXI（Advanced eXtensible Interface）是一种用于片上系统的互连架构，旨在支持高性能、高带宽和低延迟的数据传输需求[^2]。其特性包括： - **分离读写通道**：允许数据流独立操作，提高并行处理能力。 - **突发传输模式**：可以一次性请求多个连续地址上的数据访问，减少握手次数。 - **乱序完成机制**：响应不必按照请求顺序返回，优化了资源利用率。 ```python # Python伪代码展示AXI事务模型简化版 class AXIMaster: def __init__(self): self.read_channel = [] self.write_channel = [] def initiate_read(self, address, length): # 发起读取命令至读通道 pass def receive_data(self, data_chunk): # 接收来自读通道的数据块 pass def send_write_command(self, address, data_list): # 将写入指令发送给写通道 pass ``` #### 2. 描述AXI4与AXI3之间的差异？ 相较于AXI3版本，AXI4引入了一些改进措施来增强性能表现和灵活性[^1]： - 支持更多的传输宽度选项； - 增加了轻量级流水线控制信号以降低功耗； - 提供更灵活的地址映射方案以及更好的错误检测功能； #### 3. 如何实现多主设备间的仲裁逻辑设计？ 为了确保当有多个主控器同时发起内存存取请求时能够公平有效地分配使用权，在硬件层面通常会采用轮询法或优先级编码等方式来进行裁决决策过程。具体做法如下所示： ```verilog // Verilog模块定义了一个简单的基于优先级的仲裁电路 module arbiter ( input wire [N-1:0] req, output reg grant ); integer i; always @(*) begin : priority_encoding for(i=0; i<N ;i=i+1)begin if(req[i])grant = 1'b1 << i;break; end end endmodule ```
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

ReCclay

如果觉得不错，不妨请我喝杯咖啡

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值