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原创 VCSpyglass用get_cells抓取内容显示不全解决方法

可能在design中有很多地方都调用了,如果一个一个去找,design规模大的话,很难找全,在vcspyglass中可以用如下cmd抓取所有调用。在user guide中有提到,默认情况下,tool最多显示100个objects,如果超过100个,则会用。被调用的次数超过100时,可以在vcspyglass的cmd line先执行如下命令。-limit 0 是不限制显示数量,不指定的话,默认显示100条。-verbose 的作用是显示Error的详细信息。的方式抓取同一类的信号,比如如下module。

2025-04-17 13:12:49 328

原创 post sim下如何将timing信息反标到仿真工具

跑post sim时需要带入timing信息,目前接触到的,timing信息往往存在sdf文档中(sdf是跑STA时吃sdc生成的)简单介绍下simulation时仿真工具是如何将sdf信息添加到仿真环境的必须。

2024-11-09 22:36:31 729

原创 verdi merge fsdb出现信号冲突的解决办法

把dump不同hier的fsdb文件merge到一起,当在实际项目中,每个fsdb文件中的信号都比较多,于是拉信号时就出现了下面这个问题。原因是在实际项目中,难以避免有些信号是同名的,而且在我的使用方式下,dump的时间范围又都是一致的,于是verdi就认为这是有问题的。于是抱着试试的想法,把FileType改成split,其他暂时不动,修改成如下的样子(第6行的stitch改成split)由于当时实验的时候只用了两个小的fsdb文件,每个fsdb文件中包含的信号量也比较少,所以并没有发现问题。

2023-11-15 00:02:59 675

原创 verdi技巧分享--合并多个fsdb文件、统计信号边沿

分享几个这段时间学到的verdi操作。

2023-11-04 20:08:06 2216

原创 verdi dump状态机的波形时直接显示状态名

前段时间看到别人用verdi看状态机的波形时,可以显示定义的状态参数,觉得很有意思,特地学习了一下。这种信号,我们要想知道每个数值代表的状态,还需要跟定义的parameter比对。**不过也可以尝试在完成下图操作后,直接在rtl处拉信号,应该也是可行的 **像这种状态值少的,很容易记住,但如果状态有数十个,找数值对应的状态简直是灾难。显示的两个图形是 fsm,因为这份rtl里用了两个fsm,所以会显示出两个。选中 Tool ,在选择箭头指向的位置,然后会有一个弹窗。在点击红框选中的部分,会有如下选项。

2023-09-16 01:28:47 1370

原创 分享一个RS触发器的趣味介绍

两个开关都断开,但由于蓝色或非门的输出端被接入被接到红色或非门的输入端,导致红色或非门的一个输入端为1,所以此时红色或非门的输出为0,从而使得蓝色或非门的两个输入端都是0,最终导致蓝色或非门的输出还是1,灯泡继续被点亮。由于蓝色或非门的输出接到红色或非门的输入,此时红色或非门的两个输入端都是0,则红色或非门的输出为1,导致蓝色或非门的输入端有一个1,最终蓝色或非门输出0。此时,蓝色或非门由于开关的断开,两个输入端都是0,所以蓝色或非门最终输出1,灯泡被点亮。=0对应红色或非门开关闭合,蓝色或非门开关断开。

2023-08-09 22:03:19 427

原创 使用$test$plusargs提高RTL验收速度

这段时间在整合一个小ip,因为要验证每个feature是否可行,需要用testbench + C语言的方式进行仿真验证,由于每种feature不仅要在C语言中修改寄存器配置,还要再testbench修改寄存器的配置,这导致每验证一种feature既需要修改C语言,也需要修改testbench,非常繁琐。

2023-08-06 21:23:30 473

原创 pullup和pulldown在verilog中的使用方法

这段时间涉及到了IO-PAD,在IO-PAD的RTL的时候注意到了pullup和pulldown,对这个知识比较好奇,就研究了一下,顺便记录下来,IO-PAD的内容等我再研究研究再考虑记录吧 >_<pullup和pulldown并非是verilog的内置原语,仅在仿真或综合过程中起作用,用来设置信号的默认状态在实际的硬件电路中,用来代表上拉和下拉,就比如在I2C中,SCL和SDA两个信号是open-drain的,在实际使用过程中往往需要接上拉电阻,如下图。

2023-06-10 22:28:19 4120 4

原创 我用ChatGPT写了一个简单的Python自动化测试脚本

有时候因为要跑很多rtl的仿真,而现有的资源比较有限,每次都需要等一批rtl仿真结束后,才可以执行下一批,尤其是碰到最末的时候,一批rtl仿真结束,要是在打开电脑去run下一批,确实挺不方便的一度想着要是有个脚本就好了,奈何自己Python确实不行,刚好最近有大火的ChatGPT,就用ChatGPT辅助写了个脚本每个人的仿真资源是有限的,就比如分配给我的资源是10个,那么我一次最多可以丢10个rtl仿真,空闲的资源数量可以通过shell cmd打印出来。

2023-05-27 18:01:19 867

原创 简单记录一下spi的四种mode

最近在学习SPI,刚开始接触四种mode的时候,还有点懵,也是搜了好几个博客,才算搞懂,特此记录下,防止下次又要翻好几篇博客才找到答案 >_

2023-05-14 12:28:46 2426

原创 C语言结构体位域简单介绍

这几天看到一个有趣的结构体,之前没有见过,稍微了解了一下,顺便记录一下

2023-04-28 09:35:51 360

原创 记录一下verilog重复例化的两种方式

这段时间例化了挺多mem,过程中也了解到了一些新的东西,在这里记录一下。

2023-04-14 00:37:14 4295

原创 摘录一下Python列表和元组的学习笔记

Python基础学习记录

2023-03-03 22:21:29 812

原创 记录第一个Python练习的过程

记录Python练习过程

2023-02-27 20:53:33 418

原创 Python学习记录-异常处理函数的简单使用

Python异常处理函数

2023-02-26 00:30:30 139

原创 force赋值和$deposit赋值的区别

SystemVerilog

2023-01-17 21:12:31 3776 2

原创 SSD缩写对照表

缩写对照,更新中

2022-12-19 22:05:03 1220

原创 STA学习记录5-时序路径组和外部属性建模

STA时序分析

2022-11-17 21:57:52 551

原创 STA学习记录4-输入输出路径约束

静态时序分析学习记录4

2022-11-15 00:09:31 415

原创 STA学习记录-generated clock

STA学习记录

2022-10-23 10:49:57 3317

原创 STA学习记录-时钟定义

STA学习记录

2022-10-10 21:37:12 382

原创 STA-静态时序分析学习记录-1

静态时序分析

2022-10-07 10:07:40 692

原创 学习记录-Python的局部变量和全局变量

python学习记录

2022-10-04 18:35:44 280

原创 从事件调度理解阻塞和非阻塞

Verilog事件调度

2022-08-14 08:58:45 182

原创 赋值时‘1和‘b1有什么区别

Verilog赋值时需要知道的细节

2022-07-25 22:40:18 2624

原创 用VIM正则表达式进行批量替换的小练习

用VIM正则表达式进行批量替换的小练习

2022-07-21 00:23:18 833

原创 Cache的三种映射和局部性

Cache的局部特性和三种映射方式的介绍,Cache三种映射方式的优缺点

2022-07-20 00:03:38 593

原创 VIM的宏操作

VIM宏操作实现批量操作

2022-07-17 23:30:29 907

原创 Verilog中的FIFO设计-同步FIFO篇-异步FIFO篇

异步FIFO设计

2022-02-07 00:02:40 4316 5

原创 Verilog中的FIFO设计-同步FIFO篇

Verilog中的FIFO设计-同步FIFO篇

2022-01-29 19:21:03 2911 4

原创 SystemVerilog静态变量和动态变量

SystemVerilog静态变量和动态变量

2022-01-23 11:46:34 2267

原创 Verilog 数据类型

Verilog数据类型

2022-01-16 21:33:02 1856

原创 SystemVerilog联合体

SystemVerilog联合体

2022-01-02 16:41:11 478

原创 SystemVerilog 结构体

systemVerilog学习记录---结构体

2021-12-22 22:11:17 4074

原创 用户自定义和枚举数据类型

SV typedef and enum

2021-12-19 20:56:41 363

原创 SV中$unit编译单元

SV中$unit编译单元

2021-12-16 21:38:03 979

原创 SystemVerilog package

本文主要摘自《SystemVerilog硬件设计与建模》

2021-12-14 21:44:03 1437

原创 SV强制类型转换和常数

本文主要摘自《systemVerilog硬件设计与建模》

2021-12-13 22:22:44 6319

原创 Verilog学习--UDP用户自定义原语

UDP用户自定义原语

2021-07-07 20:45:24 1501 1

原创 Verilog学习--移位操作符、原码补码

移位操作符,原码补码

2021-07-05 11:16:25 1860 2

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