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我也要
跑post sim时需要带入timing信息，目前接触到的，timing信息往往存在sdf文档中(sdf是跑STA时吃sdc生成的)
简单介绍下simulation时仿真工具是如何将sdf信息添加到仿真环境的
下图是反标sdf的引用格式，需要调用task $sdf_annotate
通常sdf反标在tb中调用
下面是各option的介绍
sdf文档，没有什么可说的
指定sdf的作用范围，仿真工具会根据指
vivado + modelsim 仿真：Post-Synthesis Timing Simulation
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Vivado与ModelSim联合仿真实战：版本兼容、库编译与排错指南
FPGA开发中，仿真验证是保证设计正确性的关键环节。面对复杂IP核和时序约束，选择高效的仿真器能大幅提升调试效率。ModelSim作为业界成熟的HDL仿真工具，凭借稳定的仿真引擎和灵活的波形调试能力，成为许多工程师在Vivado环境下的首选替代方案。联合仿真的核心在于仿真库的编译与映射——Vivado生成的IP仿真模型需要经过重新编译，才能被ModelSim正确识别和调用。掌握这一原理，不仅能解决常见的“找不到模块”报错，还能为后续的时序仿真和SDF反标打下基础。无论是处理MIPI、DDR4等高速接口，还是
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