post sim下如何将timing信息反标到仿真工具

原创 已于 2025-04-17 13:14:04 修改 · 1k 阅读 · 7 ·
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#数字IC #fpga开发

于 2024-11-09 22:36:31 首次发布

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0 前言

跑post sim时需要带入timing信息，目前接触到的，timing信息往往存在sdf文档中(sdf是跑STA时吃sdc生成的)

简单介绍下simulation时仿真工具是如何将sdf信息添加到仿真环境的

1 调用格式

下图是反标sdf的引用格式，需要调用task $sdf_annotate

通常sdf反标在tb中调用

下面是各option的介绍

2 option介绍

2.1 sdf_file (必须)

sdf文档，没有什么可说的

2.2 module_instance (可选)

指定sdf的作用范围，仿真工具会根据指

最低0.47元/天 解锁文章
[VCS]门级仿真及SDF反标
元直的博客
09-08 8872
摘要：门级仿真在STA工具普及后仍是验证的重要环节，主要用于检查SDC完备性、异步电路时序、网表完整性及为功耗分析提供波形。门级仿真分为不带时序反标的前仿和带SDF反标的后仿，后仿需加载SDF文件提供精确延时信息。VCS提供多种仿真选项控制时序检查行为，SDF反标可通过命令或系统函数实现。后仿需特别注意关闭notimingcheck选项以确保时序检查有效性，并建议检查SDF反标报告和波形验证延时一致性。
带sdf 的post sim 小结
weixin_44495082的博客
05-30 1198
第二、三个脉冲信号宽度均大于或等于4ns，所以均有效输出，第四个脉冲宽度为3ns，介于2ns和4ns之间，所以不能被有效输出，此时输出为不定态。惯性延迟考虑了电路中存在大量的分布电容，信号在电路中传输存在对电容充放电效应，当输入较小宽度的脉冲将会被滤除，即不允许所有宽度小于指定延迟的脉冲通过电路单元，那么能够让对应输出有变化的最小脉冲宽度即为惯性延迟，是所有的电子器件均存在的一种延迟特性，因此为了使器件对输入信号的变化产生响应，信号变化后要维持足够长的时间，在仿真过程中，该延迟用于模拟元件延迟。
第3章：混仿高级特性
wlb20144148的博客
03-15 1万+
第3章：混仿高级特性 Testbench复用时实例名冲突 在某些SPICE仿真器（如HSPICE和Eldo）中，模拟子电路的实例名需要以字母“x”开头，而数字端view则不需要“x”，导致同一个模块的实例化，Verilog view和SPICE view的名称不一致： // 注意下面的 g1,g2,g3 和 xg1,xg2,xg3 的区别 // Verilog dut module dut (out,clk); output out; input clk; inv1 g1 (net1,clk); i
vcs后仿实现的总结
zyj0oo0的博客
05-14 8590
一，后仿平台的搭建 1，准备工作，这块主要包含一下几个的内容需要我们事先准备好： ①，后仿网表，后端提供 后仿的网表指的是，在仿真时，我们不再使用最开始的rtl代码来进行仿真，而是使用将rtl转化为真实的逻辑门电路的netlist来进行仿真，这里面会涉及到器件标准库的选择和设计的约束，这里不是我们的重点，重点是我们要拿到对应仿真模块的后仿 netlist ②，后仿反标的sdf文件，后端提供 所谓的SDF文件就是：Standard delay file，它是把布局布线过程中器件延时和线延时的信息保留
vivado + modelsim 仿真：Post-Synthesis Timing Simulation
qq_42959171的博客
04-12 723
"Error (suppressible): (vsim-SDF-3262) tb_synth.sdf(367875): Failed to find matching specify timing constraint." 对于该错误，可尝试本文方法。
Vivado-post simulation
简单同学
12-01 3349
环境 Window 10专业版 Vivado 2017.4 建立vivado工程 打开vivado，点击菜单栏file，新建工程； 点击next，输入工程名称以及选择工程路径 点击next，选择默认RTL project即可 点击next，选择add files,添加RTL文件以及仿真文件； 点击next，这里没有添加时序约束...
【转】post-simulation相关问题及解决方法
lijiuyangzilsc的专栏
07-13 5712
1.PR后的timing rpt没有时序违反，那sdf里负的hold 是什么意思，是好是坏？ setup,hold的本质是数据不能在clock变化的周围变化, 否则会出错, 把在clock前的叫setup, clock后的叫hold, 其实是一个窗口 (violation window). 但是由于一个触发器内部本身也有delay, 假如data path没delay, clock path有delay, 那么这个窗口从触发器外部看起来的话, 就是往左移了, 移得太多, 就可能让hold timing..
【验证技能】数字IC后仿真总结
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飓风_数字IC验证的博客
11-01 1万+
后仿真总结
【数据互通】：Questasim数据互操作性：不同仿真工具间的桥梁
![【数据互通】：Questasim数据互操作性：不同...在电子设计自动化（EDA）工具领域，如Questasim仿真平台，这涉及到能够导入和导出不同设计阶段产生的数据，并确保这些数据在不同的工具之间保持完整性和一致性。 ##
fpga post-synth仿真时序和behaviroual sim时序不一样该怎么做
06-21
### FPGA Post-Synthesis Timing Simulation vs Behavioral Simulation Mismatch Solutions In FPGA design, discrepancies between post-synthesis timing simulation and behavioral simulation can arise due to...
Vivado Design Edition 内置的官方仿真工具是 Vivado Simulator (XSim)使用方法
07-08
我们之前已经介绍了Vivado Design Edition自带的仿真工具是Vivado Simulator (XSim)。现在用户询问的是XSim的使用方法。 我们需要提供XSim的使用方法，包括基本步骤、常用命令和注意事项。 回答完成后，按照规则...
【FPGA】FPGA开发流程
工业电子技术研读及分享
11-22 396
FPGA开发流程主要包括设计输入、功能仿真、综合、实现和时序分析等关键步骤。开发人员首先使用HDL语言完成设计输入，然后通过功能仿真验证逻辑正确性。接着进行综合将设计转换为门级网表，再通过实现过程完成布局布线。最后进行静态时序分析(STA)确保设计满足时序要求。整个流程需要反复迭代优化，参考资料详细介绍了FPGA开发的仿真方法和时序分析技术。
XC3S200A-4VQG100C Xilinx AMD Spartan-3A FPGA
2403_90082736的博客
11-22 893
XC3S200A-4VQG100C 赛灵思 Xilinx AMD Spartan-3A 家族，是一款面向成本敏感与 I/O 密集型嵌入式应用的 SRAM 型 FPGA
可编程逻辑器件学习(day29)：Verilog HDL可综合代码设计规范与实践指南
人生真正的货币不是金钱，不是时间，而是你的注意力！”​​ ——纳瓦尔（《纳瓦尔宝典》）
11-22 1195
本文系统阐述了Verilog可综合设计的核心规范与工程实践。从基本准则（如禁用初始化/延时语句、同步设计原则）到变量硬件映射关系（线网/寄存器类型），详细解析了语句结构（赋值语句、条件/循环语句）的硬件实现方式。重点讨论了高级设计原则，包括参数化设计、时钟复位策略、时序面积权衡及可测试性设计，并提供了代码组织规范建议。全文强调硬件思维的重要性，指出优秀设计需要兼顾语言熟练度、电路原理理解力和工程实践执行力，为数字IC和FPGA设计提供了全面指导。
探索高性能伺服驱动：基于Verilog的FPGA实现之旅
2503_94130034的博客
11-21 501
高性能伺服驱动，纯verilog语言编写，FPGA电流环，包含坐标变换，电流环，速度环，位置环，电机反馈接口，SVPWM，编码器协议，电流环和编码器协议全部在FPGA中实现的，具有很大的参考学习意义。在硬件开发的领域中，高性能伺服驱动一直是一个令人瞩目的话题。
FPGA实现CAN通信：基于SJA1000 FPGA的收发设计
Q18080951的博客
11-21 481
硬件设计主要包括CAN收发器、控制器和开发板。SJA1000 FPGA作为核心控制器，负责CAN协议的实现。CAN收发器：负责接收和发送CAN总线上的数据。CAN控制器：负责CAN协议的逻辑实现。开发板：提供CAN总线接口和串口通信接口。
【Socket消息传递详细版本】(3) 嵌入式设备间Socket通信传输图片 Client端函数
qq_54050349的博客
11-22 973
用于快速测试的文件demo。根据用户需求进行功能设计的文件，其中对于封装类别的使用参考了client_main.cpp中的函数。ImageClient类别的头文件。ImageClient类别的源文件。本章节介绍了嵌入式设备间Socket通信传输图片 Host端函数。
【Socket消息传递详细版本】(2) 嵌入式设备间Socket通信传输图片 Common公共函数
qq_54050349的博客
11-22 713
/ client 用来连接// host 绑定（可选，留空=全部网卡）// 必填// 从指定路径加载 .conf，成功返回 true；失败返回 false，并在 err（可选）中给出原因这段代码定义了一个 AppConfig 配置结构体，用于存放程序运行所需要的 IP、端口、目录等配置信息；并声明了一个 loadConfig 函数，用来从配置文件（.conf）里读取这些配置并写入 AppConfig。
基于GEC6818平台的五子棋人机对战系统设计与实现
最新发布
11-25
五子棋作为一种广为人知的策略性棋盘游戏，其基本规则易于掌握。在选定人机对战模式后，由程序执黑先行，用户执白应对。双方依次在棋盘上落子，任何一方在横向、纵向或斜向形成连续五个或更多同色棋子即获胜。 项目资源涵盖多个技术领域的程序代码，涉及前后端开发、移动终端应用、操作系统、智能系统、物联网技术、信息管理系统、数据存储方案、硬件设计、大数据处理、教学资料、多媒体处理及网站构建等多个方向。具体技术实例包括嵌入式平台如STM32与ESP8266，编程语言如PHP、QT、C++、Java、Python、C#，系统开发如Linux与iOS，以及电子设计自动化工具和实时操作系统等。 主要技术栈包含服务端开发语言Java、Python及Node.js，后端框架Spring Boot与Django，前端技术React、Angular与Vue，界面设计框架Bootstrap与Material-UI，数据库系统MySQL、PostgreSQL和MongoDB，缓存工具Redis，以及容器化部署方案Docker与Kubernetes。 资源来源于网络分享，仅用于学习交流使用，请勿用于商业，如有侵权请联系我删除！
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