Verilog中的FIFO设计-同步FIFO篇-异步FIFO篇

0 写在前面

在上篇文章中，我们介绍了同步FIFO，介绍了FIFO的重要参数，并给出了同步FIFO设计代码，本文将介绍异步FIFO

1 异步FIFO结构

在上篇文章中我们给出了FIFO的基本接口图

并且指出，该图适用于所有的FIFO，这次我们先看看异步FIFO内部的大体框图

异步FIFO主要由五部分组成：写控制端、读控制端、FIFO Memory和两个时钟同步端

写控制端用于判断是否可以写入数据

读控制端用于判断是否可以读取数据

FIFO Memory用于存储数据

两个时钟同步端用于将读写时钟进行同步处理

介绍完内部结构，我们在和基本接口图做个联动

刚才说过，读/写控制端用于判断能否写入/读取数据，判断能否写入/读取数据关键在于：

• 写操作时，写使能有效且FIFO未满
• 读操作时，读使能有效且FIFO未空

因此两个使能信号和空满判断信号都连接到控制端上

最后我们再加上时钟信号和复位信号

这便是完整的异步FIFO简化框图

2 空满判断

在同步FIFO篇中，我们给出了两个判断空满状态的图

并且也有指出，读空状态可以理解为读地址指针追上写地址指针，写满状态可以理解为写地址指针再次追上读地址指针

在同步FIFO中，因为读写都是在同一个时钟信号下进行的，因此两个地址指针可以直接进行比较

但在异步FIFO中，读写是在不同的时钟信号下进行的，因此在进行比较之前，应当先进行跨时钟与同步

在时钟同步之前，我们应当先将二进制地址转换为格雷码，因为格雷码相邻的两个状态之间，只有1 bit数据发生翻转

下面给出二进制数与格雷码的对照图

上面也有说到，读指针追上写指针是读空，写指针再次追上读指针是写满，为了便于理解，我们做一个环形图

假设内圈为读，外圈为写，读空时是读写指针应当指向同一个地址，就像这样

此时，读地址应当和写地址完全相同，就以0010为例，0010的格雷码为0011，可以看出对于读空状态，无论是二进制还是格雷码均是所有位都相同

写满和读空略有不同，应当是下面这样

细心的小伙伴应该可以发现，上面在