Verilog中的FIFO设计-同步FIFO篇-异步FIFO篇

异步FIFO设计详解：空满判断与时钟同步
原创 已于 2022-04-05 16:35:10 修改 · 5.2k 阅读 · 24 ·
CC 4.0 BY-SA版权
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
文章标签：

#fpga开发 #verilog #fifo

于 2022-02-07 00:02:40 首次发布
本文深入探讨异步FIFO的结构，包括写控制、读控制、FIFOMemory和时钟同步组件。重点阐述了空满状态的格雷码判断方法以及跨时钟域的同步策略。通过具体的Verilog代码示例，解释了如何在读写不同时钟下实现FIFO的空满判断，并通过波形图辅助理解时钟同步过程中可能出现的亚稳态问题。

目录

0 写在前面

在上篇文章中，我们介绍了同步FIFO，介绍了FIFO的重要参数，并给出了同步FIFO设计代码，本文将介绍异步FIFO

1 异步FIFO结构

在上篇文章中我们给出了FIFO的基本接口图

并且指出，该图适用于所有的FIFO，这次我们先看看异步FIFO内部的大体框图

异步FIFO主要由五部分组成：写控制端、读控制端、FIFO Memory和两个时钟同步端

写控制端用于判断是否可以写入数据

读控制端用于判断是否可以读取数据

FIFO Memory用于存储数据

两个时钟同步端用于将读写时钟进行同步处理

介绍完内部结构，我们在和基本接口图做个联动

刚才说过，读/写控制端用于判断能否写入/读取数据，判断能否写入/读取数据关键在于：

  • 写操作时，写使能有效且FIFO未满
  • 读操作时，读使能有效且FIFO未空

因此两个使能信号和空满判断信号都连接到控制端上

最后我们再加上时钟信号和复位信号

这便是完整的异步FIFO简化框图

2 空满判断

在同步FIFO篇中，我们给出了两个判断空满状态的图

并且也有指出，读空状态可以理解为读地址指针追上写地址指针，写满状态可以理解为写地址指针再次追上读地址指针

在同步FIFO中，因为读写都是在同一个时钟信号下进行的，因此两个地址指针可以直接进行比较

但在异步FIFO中，读写是在不同的时钟信号下进行的，因此在进行比较之前，应当先进行跨时钟与同步

在时钟同步之前，我们应当先将二进制地址转换为格雷码，因为格雷码相邻的两个状态之间，只有1 bit数据发生翻转

下面给出二进制数与格雷码的对照图

上面也有说到，读指针追上写指针是读空，写指针再次追上读指针是写满，为了便于理解，我们做一个环形图

假设内圈为读，外圈为写，读空时是读写指针应当指向同一个地址，就像这样

此时，读地址应当和写地址完全相同，就以0010为例，0010的格雷码为0011，可以看出对于读空状态，无论是二进制还是格雷码均是所有位都相同

写满和读空略有不同，应当是下面这样

细心的小伙伴应该可以发现，上面在

最低0.47元/天 解锁文章
【Verilog】同步FIFO原理及verilog实现（参数化）
数字IC/FPGA杂货铺，找一找，或许有你想要的~
01-22 1万+
附verilog源代码及test bench仿真文件。
Verilog FIFO 设计
weixin_42150654的博客
01-25 941
FIFO 简介 FIFO 是 First In First Out 的缩写，先进先出，顺序写入数据，顺序读出数据，没有指定的读写地址线，读地址和写地址都从0开始，每读或写一次，指针加一，指向下一个存储单元，读写相互独立。 FIFO 可用于同步或异步时钟域内的数据传输，可以从快时钟域到慢时钟域，也可以从慢时钟域到快时钟域。 FIFO 工作原理 写指针 用写时钟，写地址从0开始，每写一次地址指针加一，指向下一个存储单元。 若 FIFO 为满状态，则不可再写。 读指针 用读时钟，读地址从0开始，每读一次地
Verilog：同步FIFO、异步FIFO
2303_76814451的博客
10-20 6665
简单介绍FIFO的原理，并用Verilog实现同步/异步FIFO设计和仿真
verilog-fifo
timewh的专栏
05-27 569
// `timescale 1ns / 1ps // width = 32 // depth = 256 // depth_log2 = 8 // is_async_fifo = 0 // is_sync_read = 1 // is_read_without_pop = 0 // is_multi_pop = 0 // is_write_commit = 0 // is_flush = 1 module fifo ( din , write_busy , fifo_full , dout , ...
verilog编写的FIFO
03-13
数字信号处理中经常使用到FIFO存储器，本程序就是用verilog语言编写的FIFO存储器，将每个模块分开，层次清晰。
Verilog实现FIFO
qq_28541715的博客
07-19 7983
Verilog实现FIFO 2019-11-30fifoverilog 1. FIFO简介 FIFO是一种先进先出数据缓存器，它与普通存储器的区别是没有外部读写地址线，使用起来非常简单，缺点是只能顺序读写，而不能随机读写。 2. 使用场景 数据缓冲：也就是数据写入过快，并且间隔时间长，也就是突发写入。那么通过设置一定深度的FIFO，可以起到数据暂存的功能，且使得后续处理流程平滑。 时钟域的隔离：主要用异步FIFO。对于不同时钟域的数据传输，可以通过FIFO进行隔离，避免跨时钟域的数据..
异步FIFO的设计
gemengxia的博客
08-22 742
本文首先对异步 FIFO 设计的重点难点进行分析 最后给出详细代码 一、FIFO简单讲解 FIFO的本质是RAM， 先进先出 重要参数：fifo深度（简单来说就是需要存多少个数据）               fifo位宽（每个数据的位宽） FIFO有同步和异步两种，同步即读写时钟相同，异步即读写时钟不相同 同步FIFO用的少，可以作为数据缓存 异步FIFO可以解决跨时钟域的问题，在应用时需根据实际情况考虑好fifo深度即可...
Verilog中的FIFO设计-同步FIFO篇
I_learn_code的博客
01-29 3354
Verilog中的FIFO设计-同步FIFO篇
Verilog IP中同步与异步FIFO设计及其实现：从基础到FPGA验证
08-09
内容概要：本文深入探讨了FIFO（First In First Out）在Verilog IP设计中的应用，重点介绍了深度为1的FIFO及其普通同步和异步FIFO的设计。文中详细讲解了三种同步FIFO和三种异步FIFO的具体写法，包括基础同步FIFO、...
uart.zip-FIFO UART-fifo uart verilog-verilog 串口 fifo
最新发布
10-21
UART（通用异步接收发送器）是嵌入式系统中常用的一种串行通信接口，用于设备间的简单数据传输。在本项目"uart.zip"中，重点在于实现了一个使用FIFO（先进先出）的UART模块，以提高通信的稳定性和效率。FIFO是一种...
Verilog实现的FIFO模型
05-10
使用verilog实现了FIFO的基本功能，通过仿真测试
verilog fifo 乒乓缓冲区操作
11-19
verilog fifo 乒乓缓冲区操作， 老外写 的代码，很不错的设计。
FIFO 的verilog 实现
08-30
用Verilog 语言实现的FIFO，非常容易读懂
Asy_FIFO-master_异步FIFOverilog_
09-30
使用.v实现异步FIFO，包括跨时钟域处理
02【Verilog实战】异步FIFO设计（附源码RTL/TB）
热门推荐
毕淑敏曾说过：“我不相信命运，我只相信自己的手；我不相信手掌上的纹路，但我相信手指加上手掌的力量”。在这个快节奏的社会，只有自己能力不足才会被卷，踏踏实实沉下心来学一些技术，及时记录，方便以后复盘。
05-17 3万+
二、异步FIFO （1）FIFO基本概念 （2）异步FIFO基本概念 （3）异步FIFO的作用 （4）异步FIFO的读/写指针 （5）异步FIFO空/满标志 （6）指针计数器的选择 （7）二进制与格雷码相互转换 三、Spec （1）Function descripton （2）Feature list （3）Block Diagram （4）Interface description...............
Verilog | FIFO简单实现
qq_45776815的博客
05-25 3267
FIFO( First Input First Output)简单说就是指先进先出，也是缓存机制的一种，下面是我总结的 FIFO 的三大用途：1)提高传输效率，增加 DDR 带宽的利用率。比如我们有 4 路视频数据缓存到 DDR 中去，比较笨的方法是，每个通道视频数据对应一颗 DDR。现在对于 DDR 来说非常浪费，因为现在的 DDR3 可以跑 1600Mbps DDR4 可以跑到2400Mbps，如果你还是把一路视频数据对应一颗 DDR 显然严重浪费了带宽。
Verilog实现FIFO专题（4-FIFO阈值和FIFO深度设置）
CLL_caicai的博客
02-27 2867
设计同步FIFO时，我们只关心FIFO深度取多小就不会导致溢出、只关心FIFO写满以后full标志有效，不再存储新来的数据；但是未考虑FIFO满时写入数据的丢失，以及FIFO读取数据的效率问题；而实际中这些问题都是不可忽视的，有必要对FIFO阈值进行了解，以指导我们的设计；
Verilog之跨时钟域设计-FIFO
AMD81192的博客
04-27 2653
基于Verilog实现的异步FIFO
ZHOUJIAN1997的博客
11-28 1070
基于Verilog实现的异步FIFO 本文大部分内容参考《FPGA之道》、《硬件架构的艺术》，代码部分自己完成。 为什么要用到异步FIFO 在FPGA芯片开发中中难免会遇到跨时钟域的问题，解决跨时钟域的问题主要有如下方法： 1、两级采样法；（采样一次已经完成了非本时钟域信号的同步操作，采用两级采用给数字电路充分的时间来充放电，使得输出信号更健壮） 2、握手法；（暂时还没看嘿嘿） 3、异步FIFO；（针对大量数据的跨时钟域传输） 4、异步RAM法；（主体思路和异步FIFO法一致，不同的是RAM是一个较为开放的
硬件设计：同步与异步FIFO的Verilog实现
总之，同步FIFO和异步FIFO在硬件设计领域中各自扮演着重要的角色。它们的硬件实现差异主要体现在时钟域的处理上，而Verilog作为一种硬件描述语言，提供了灵活的手段来描述和实现复杂的硬件逻辑。在实际应用中，设计...
评论 5
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值