SystemVerilog联合体

联合体 union

联合体的声明形式与结构体类似，但是联合体只存储一个元素

联合体典型应用

一个值可能有几种不同的数据类型表示方法，但每次只使用一种类型

由于我用的编译器不支持编译非压缩联合体，所以本文只介绍压缩联合体

压缩联合体

压缩联合体的声明和压缩结构体的声明方式相同

压缩联合体中所有成员的位宽都相同，只能存储整数值

压缩联合体的写入和读取的格式可以不同

下面出一个压缩联合体

module union_tb;
    union packed{       //声明联合体
        logic [7:0] a;    
        logic [7:0] b;    
        logic [7:0] c;    
    }dreg;

    initial begin
        dreg.a = 100;   //赋值
        $display("\n\t dreg.b is %b", dreg.b);  //打印
        $display("\n\t dreg.a is %b", dreg.a);  //打印
    end
endmodule

可以看到我们只给成员a赋值，但打印成员b时，结果和成员a相同

再做个更改，给成员a赋值后，再给成员b赋值，看看会发生什么

module union_tb;
    union packed{       //声明联合体
        logic [7:0] a;    
        logic [7:0] b;    
        logic [7:0] c;    
    }dreg;

    initial begin
        dreg.a = 100;   //赋值
        dreg.b = 10;
        $display("\n\t dreg.b is %b", dreg.b);  //打印
        $display("\n\t dreg.a is %b", dreg.a);  //打印
    end
endmodule

可以看到，最后打印的结果是第二次赋值的数值，并且成员a和b打印的结果相同

再做个更改，直接对联合体进行赋值

module union_tb;
    union packed{       //声明联合体
        logic [7:0] a;    
        logic [7:0] b;    
        logic [7:0] c;    
    }dreg;

    initial begin
        //dreg.a = 100;   //赋值
        //dreg.b = 10;
        dreg = 100;
        $display("\n\t dreg.b is %b", dreg.b);  //打印
        $display("\n\t dreg.a is %b", dreg.a);  //打印
    end
endmodule

可以看到运行结果依旧相同，无论访问成员a还是成员b，打印的结果均为数值100

为了对比与压缩结构体的区别，我们将联合体改为结构体

module union_tb;
    struct packed{       //声明联合体
        logic [7:0] a;    
        logic [7:0] b;    
        logic [7:0] c;    
    }dreg;

    initial begin
        //dreg.a = 100;   //赋值
        //dreg.b = 10;
        dreg = 100;
        $display("\n\t dreg.c is %b", dreg.c);  //打印
        $display("\n\t dreg.b is %b", dreg.b);  //打印
        $display("\n\t dreg.a is %b", dreg.a);  //打印
    end
endmodule

可以看到，联合结构体就像一个数组，如果直接给压缩结构体赋值，数值会依次存入对应位的成员中

压缩联合体就好像是一个标志，内部所有的成员存储的都是相同的数值