STA学习记录-generated clock

最新推荐文章于 2024-12-31 16:02:16 发布
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#学习 #fpga开发 #网络

本文详细解析了generatedclock的创建原理、与masterclock的区别，展示了如何在门控电路、时钟分频和边缘触发场景中运用。了解了如何通过edges和edge_shift精确定义时钟周期，并探讨了invert选项的作用。关键概念包括clock domain、clockpath和latency。

STA学习记录-时钟定义 (qq.com)

1 generated clock的定义

generated clock是有master clock衍生而来，master clock指的是由create_clock定义的clock

当基于master clock生成一个新的clock时，可以将这个新的clock定义为generated clock

举个栗子，如下图所示，UFF0的功能是将时钟CLKP进行二分频，那么便可以在UFF0的输出端UFF0/Q定义一个generated clock

CLKP在经过UFF0后，后续电路的时钟周期发生了更改，但STA并不知道后续电路的时钟发生了变化，更不知道新的clock的周期是多少，因此需要定义generated clock，让STA知道后续电路的clock已经发生了更改以及新的clock周期是多少

 # 创建一个master clock
 create_clock -name CLKP 10 \
 [get_pins UPLL0/CLKOUT]
 
 # 新的clock被命名为CLKDIV2
 # 它的master clock 在UPLL0/CLKOUT处定义
 # 新的clock是master clock的二分频
 # 新的clock在UFF0/Q处定义
 create_generated_clock \
 -name CLKPDIV2 \
 -source UPPL0/CLKOUT \
 -divide_by 2 \
 [get_pins UFF0/Q]

2 generated clock与master clock的区别

从上面一张图中可以看到，master clock是由电路推出的，generated clock也是由电路推出的，也就是说，其实我们是可以在UFF0/Q定义一个master clock的

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create_generated_clock应用例
03-08
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内部时钟的定义： create_generated_clock，通过-source，-edges，-divide_by，-multiply_by来执行clock沿。 create_generated_clock -name DIVIDE -source [get_ports SYSCLK] -divide_by 2[get_pins FF1/Q] -source来指定参考时钟，...
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（08）Vivado时钟约束 1 文章目录 1）文章目录 2）时序约束引言 3）FPGA时序约束课程介绍 4）Vivado时钟约束 5）技术交流 6）参考资料 2 时序约束引言 1）什么是静态时序分析？ 通俗来说：在输入信号到输出信号中，因为经过的传输路径、寄存器、门电路等器件的时间，这个时间就是时序。开发工具不知道我们路径上的要求，我们通过时序约束来告诉开发工具，根据要求，重新规划，从而实现我们的时序要求，达到时序的收敛。 2）什么是时序收敛？ 一个好的FPGA设计一定是包含两个层
STA - clock gating timing check
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create_generated_clock -combinational
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转载于:https://www.cnblogs.com/zhichengwu/p/8393849.html
Generated Clock简介及实现方法在FPGA
DevScribe的博客
08-07 562
Generated Clock，也称为衍生时钟，是一种经过时钟分频和相位偏移处理的时钟信号，通常用于FPGA芯片中的时序设计。与普通时钟不同的是，Generated Clock可以快速生成，可调节，且具有单一的时钟域，因此在FPGA设计中具有广泛的应用。在使用Generated Clock时需要注意，除了时钟频率和相位偏移之外，还需要考虑时钟抖动、时钟偏移等对性能造成的影响。总之，Generated Clock是FPGA时序设计中不可或缺的一部分，掌握其生成和应用方法对于FPGA设计工程师来说至关重要。
STA series --- 7.Configuring the STA SDC（PATR-I clock define）
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手机发布的时候，一般会有cpu频率多快，design里面如何去检查可以跑多块的时钟呢？这时候就需要在约束中定义时钟，定义时钟的频率，在这个频率的基础上进行check ，如果meet，那么说明这个design至少可以跑这么快，否则就需要eco 或者降频。.........
STA -- clock gating check
sinat_27691203的博客
11-17 4857
对于现在design中例化好的icg以及工具插进去的icg，不存在clock gating check的问题，因为clock gating 搞成了一个lib cell，不再是latch加上与门的组合。不过design中除了这些icg，还有一些的clock gating check的出现，这些是designer有意或者无意的写法导致。下面介绍什么样的电路可能会被认为是clock gating
在STA分析中generated clock指什么
03-29
</think>### 静态时序分析（STA）中的生成时钟（Generated Clock） #### 定义 **生成时钟**是由主时钟通过分频、倍频或门控等逻辑电路直接生成的时钟信号[^2]。例如，主时钟$CLKP$的周期为$10\ \text{ns}$，经过...
Create_generated_clock
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04-22 1万+
generated clock
关于create_generated_clock分频选项-edges -edge_shift
m0_60158342的博客
12-31 947
表示取master clock cclk的第1，3，5个时钟沿作为gclk的第1，2，3个时钟沿。在master clock 基础上降低频率，例如create_generated_clock -name gclk -source [get_ports cclk] -master_clock [get_clocks cclk][get_pins top/gclk] -divide_by 2 ，gclk频率为cclk一半。edges 与edge_shift结合使用可以进行非整数分频。
SDC命令详解：使用create_generated_clock命令进行约束（下）
前进，才知道自己的渺小
11-08 5869
前文的末尾提到，当使用-divide by或-multiply_by选项创建生成时钟时，会根据master clock的时钟周期派生出生成时钟的周期，但对于时钟边沿的处理，两者则不一致。但是，仍然有方法在一定程度上对占空比进行设定。现在拿图1中的时钟倍频器举例说明，图2是它的波形图，假设clk的周期是20ns。
create_generated_clock
oTobias的博客
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create_generated_clock
IC笔试: 时钟约束中 clock,generated clock ,virtual clock区别与联系
shaominghe的博客
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时钟约束sdc常用的命令有： creat_clock creat_generated_clock set_clock_uncertainty set_clock_groups 时钟的三要素：Waveform ,uncertainty 和clock group creat_clock 主要定义一个clock的source 源端，周期和信号上升沿下降沿的时间点，例如： 这个时钟描述成的sdc语句就是 creat_clock -name SYSCLK -period 20 -waveform {0 5}[get
SDC命令详解：使用create_generated_clock命令进行约束（上）
前进，才知道自己的渺小
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有时候，复杂的设计需要多个时钟来完成相应的操作，当设计中有多个时钟存在时，它们需要相互协作或各司其职。有几种时钟可能由其他时钟而派生或者说生成，在定义这些时钟时需要使用创建生成时钟命令create_generated_clock。这类时钟可能是时钟分频器，时钟倍频器和时钟门控。
深度解析Create_clock与Create_generated_clock的区别
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时序约束中，使用Create_clock约束来生成主时钟，主时钟可以说是设计的心脏。主时钟是来自FPGA芯片外部的时钟，通过时钟输入端口或高速收发器GT的输出引脚进入FPGA内部。对于赛灵思7系列的器件，主时钟必须手动定义到GT的输出，对于Ultrascale和Ultrascale+系列的器件，定时器会自动地接入到GT的输出生成时钟通常来源于设计内部的时钟管理单元，如MMCM，PLL等，生成时钟是与主时钟（使用create_clock创建的时钟）相关，其来源来自主时钟或其他生成时钟。
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静态时序分析理想时钟(ideal_clock)、传播时钟(propagated_clock)是两种相对的时钟，理想时钟用于时钟树综合(CTS)前，而传播时钟用于时钟树综合后。生成时钟(generated_clock)用于定义一个由另一个时钟（被称为主时钟(master_clock)）派生出的时钟，例如一个分频时钟，这么做的目的是因为DC无法自动由触发器时钟端的时钟推断出其输出端的分频时钟，本文旨在理清这三者之间关系。
lib里面没有generated clock
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07-12
<think>嗯，用户这次的问题是关于库中缺少生成时钟定义或功能的情况。用户可能是硬件工程师或FPGA开发者，遇到了时钟约束相关的问题。从用户描述看，应该是某个硬件描述库或EDA工具中缺失了生成时钟的定义接口。 用户可能正在设计时序电路，需要创建衍生时钟（比如从主时钟分频或移相得到的时钟），但工具链提示找不到相关定义。这种情况在FPGA开发中很常见，特别是使用第三方IP核或升级工具版本时。用户语气中透露出一些困扰，但问题描述很专业，说明ta有相当的硬件设计经验。 需要分几个层面来解决： 首先是确认问题场景，是发生在综合阶段还是实现阶段？不同的EDA工具（Vivado/Quartus等）处理方式不同。其次要区分是库文件本身缺失定义，还是用户实例化方式有误。最后还要考虑设计约束文件（SDC）是否正确定义了生成时钟。 用户提供的两条引用信息很有意思：[^1]提到GStreamer的报错实际不影响功能，暗示用户可能也遇到了类似的"假错误"；[^2]关于差分隐私的机制虽然不直接相关，但说明用户有安全设计意识，可能在开发安全芯片。 解决方案上应该优先建议检查约束文件语法，因为80%的生成时钟问题源于SDC文件错误。同时要提醒用户注意时钟命名空间冲突，这在复用IP核时经常发生。对于高级需求（如动态重配置时钟），可能需要引导用户使用特定厂商的原语。 相关问题设计要覆盖从基础排查到高级应用：约束语法检查是入门，跨时钟域分析是进阶，硬件原型调试则是实战经验。这样无论用户处于什么水平都能找到对应方案。</think>关于库（Library）中缺少生成时钟（Generated Clock）定义或功能的问题，这通常出现在硬件描述语言（HDL）或电子设计自动化（EDA）工具中，以下是系统性的分析和解决方案： --- ### **问题原因分析** 1. **约束文件缺失** - 生成时钟需在时序约束文件（如SDC）中明确定义。若未定义或路径错误，工具会报错。 - 示例SDC语法： ```tcl create_generated_clock -name clk_div -source [get_pins clk_source] -divide_by 2 [get_pins clk_divider] ``` 2. **库文件未包含时钟逻辑** - 第三方IP或自定义模块可能未提供时钟分频/门控的时序模型，需补充约束或修改库文件。 3. **工具兼容性问题** - 旧版EDA工具可能不支持新型时钟语法（如Clock Gating Check），需升级工具或适配约束[^1]。 4. **设计层次问题** - 生成时钟的源时钟（如PLL输出）未正确定义或传递到子模块。 --- ### **解决方案** #### **1. 补充时序约束** - **明确声明生成时钟** 在SDC文件中添加 `create_generated_clock` 命令，指定源时钟、分频系数和目标引脚。 ```tcl create_generated_clock -name gen_clk -source [get_clocks main_clk] -divide_by 4 [get_pins div_reg/Q] ``` - **验证约束有效性** 使用 `report_clocks` 命令检查时钟是否被工具识别。 #### **2. 修改库文件** - 若为自定义模块： 在库文件中（如Liberty格式）添加时钟生成单元的时序弧（Timing Arc）： ```liberty pin(Q) { clock : true; timing() { related_pin : "CLK"; timing_type : "combinational"; } } ``` #### **3. 工具配置调整** - 更新EDA工具至最新版本，确保支持 `create_generated_clock` 语法。 - 在综合/布局布线阶段启用时钟推断选项（如Vivado的 `CLOCK_DEDICATED_ROUTE`）。 #### **4. 检查设计层次** - 确保源时钟通过端口传递到子模块： ```verilog module top (input clk, output reg div_clk); always @(posedge clk) div_clk <= ~div_clk; // 分频逻辑 endmodule ``` - 在子模块约束中引用顶层时钟： ```tcl create_generated_clock -source [get_clocks top/clk] ... ``` --- ### **调试建议** - **错误日志分析** 定位工具报错的关键词（如 `undefined clock`、`missing clock constraint`）。 - **时序报告检查** 运行 `report_clock_networks` 查看时钟传播路径是否中断。 - **最小化复现** 提取触发报错的简化设计，快速验证约束有效性。 --- ### **示例：修复SDC约束缺失** ```tcl # 错误：未定义div_clk的生成时钟 # 修复：显式声明分频时钟 create_clock -period 10 [get_ports clk] create_generated_clock -name div_clk -source [get_ports clk] \ -divide_by 2 [get_pins div_reg/Q] ``` ---
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