VCSpyglass用get_cells抓取内容显示不全解决方法

VC SPYGLASS——RDC Verification 所有复位信号都是从异步复位同步释放电路处理过的,复位释放导致的亚稳态不存在, 主要是reset assertion时刻带来的亚稳态。每个模块的复位信号不一样,信号在跨异步复位域传输就会出现亚稳态的问题。2. 没有声明的soft reset(由reset控制,由dff q输出,经过组合逻辑,输入给其他dff作为reset),建议soft reset 显示定义出来。默认情况下,D-Q的reset传递是disable的,要设置才可以接收到原来的rst的,不设的话是没有reset传递的。 阅读详情


历史内容合集

0 应用背景

在vcspyglass中,可以通过get_cells -filter的方式抓取同一类的信号,比如如下module

module async_fifo (
output empty,
output full
......
);

   // 省略code内容
   // ......
   // 这是结束处 
endmodule

async_fifo可能在design中有很多地方都调用了,如果一个一个去找,design规模大的话,很难找全,在vcspyglass中可以用如下cmd抓取所有调用async_fifo的hier

get_cells -filter "ref_name=~*async_fifo*" -h

但是当async_fifo被调用的次数很多时,tool会用...省略掉一些

下面介绍原因

1 原因

在user guide中有提到,默认情况下,tool最多显示100个objects,如果超过100个,则会用...省略

2 解决方法

当async_fifo被调用的次数超过100时,可以在vcspyglass的cmd line先执行如下命令

set collection_result_display_limit 200

其中的200是将显示的最大数改为200

想改为不限制最大值

试过将 200 改为 -1 => tool直接报错

试过将 200 改为 0 => 结果没有显示

3 一点其他的操作

3.1 获取两个clk的关系

可以通过如下cmd获取两个clk之间的关系(如果不知道的话)

get_clock_relationship [get_clocks sys_*]

显示格式如下:

sys_0 sys_1 : asynchronous
sys_0 sys_2 : synchronous

3.2 抓取指定的cdc Error

可以用如下cmd抓取指定的cdc Error

report_cdc -filter "srcobject=~*async_fifo && srcobject=~*async_fifo*" -stage Sync -verbose -limit 0

上述cmd是抓取 sync阶段,所有src和dest均为 async_fifo的cdc Error

-verbose 的作用是显示Error的详细信息

-limit 0 是不限制显示数量,不指定的话,默认显示100条

其中还可以根据tag类型去选择提取的部分,-tag和-stage,描述如下

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图5-1 所示为亚稳态的案例,F1是clk_A时钟域的寄存器,F2是clk_B时钟域的寄存器,clk_A和clk_B是异步时钟,寄存器F1的输出信号A发生跳变的时刻有可能与clk_B的上升沿发生重叠,此时对寄存器F2来说,在setup-hold time时间区间内,输入A没有保持稳定,因此寄存器F2输出的B是不确定状态,这就是亚稳态。例如下图7-29和7-28中,x和y的组合(x,y)在同步前只有(1,1)和(0,0)的组合,在同步后出现了(1,0)的组合,还有可能出现(0,1)组合。后期我们会持续更新。

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VC Spyglass:你一定要懂的CDC错误

【转载】

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Spyglass手册目录

Spyglass相关的PDF文档。

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vc_static spyglass lint cdc rdc check summary

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