- 博客(10)
- 收藏
- 关注
RSS订阅转载 verilog产生锁存器的情形汇总
写这篇文章是因为本小白在刷题过程中看到答主的代码总是不把if-else写全，而我又记得不写全是可能产生latch的，对此很迷惑，仔细看过之后发现只有组合逻辑（电平触发）电路中的不完整if-else和case才会产生锁存器latch。图中case分支中只写了（se=0）的情况，而（se=1）的情况未给出，且没有写default，于是当（se=1）时，q1保持原来的值不变，这样就产生了锁存器（q1$latch)。写完整后，就没有生成锁存器，而是生成了一个二选一的选择器，这正是我们想要设计的。
2025-05-12 15:02:47
109
原创 03_ModelSim基于Altera库的仿真实例——计数器
本文以计数器为例，讲解如何在ModelSim进行纯粹的功能仿真、综合后的功能仿真和布局布线后的时序仿真。
2024-11-24 20:09:35
1036
原创 【1】NIOS II工程创建
一. 硬件开发1. 建立Quartus工程；2. 点击Tools->SOPC Builder进入软核构建； （1）修改clk_0的时钟名称和频率； （2）构建CPU, 选择NIOS II Processor，在步骤2中将 Data Cache设置为None, JTAG Debug Module页面选择调试等级为Level 1; （3）构建SRAM, 选择SDRAM Cont...
2018-05-23 14:33:21
2153
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人