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RSS订阅转载 verilog产生锁存器的情形汇总
写这篇文章是因为本小白在刷题过程中看到答主的代码总是不把if-else写全，而我又记得不写全是可能产生latch的，对此很迷惑，仔细看过之后发现只有组合逻辑（电平触发）电路中的不完整if-else和case才会产生锁存器latch。图中case分支中只写了（se=0）的情况，而（se=1）的情况未给出，且没有写default，于是当（se=1）时，q1保持原来的值不变，这样就产生了锁存器（q1$latch)。写完整后，就没有生成锁存器，而是生成了一个二选一的选择器，这正是我们想要设计的。
2025-05-12 15:02:47
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2024-11-24 20:09:35
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2018-05-23 14:33:21
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