cherry的博客

本文探讨了AES加密技术在面积优化方面的创新成果，并详细回顾了VLSI-SoC会议自1981年以来的发展历程。AES通过改进S-Box架构显著降低了硬件资源消耗，适用于智能卡和物联网节点等资源受限场景；同时，VLSI-SoC会议作为推动VLSI和片上系统设计领域发展的关键平台，促进了学术交流和技术创新。文章展望了AES加密技术和VLSI-SoC会议的未来发展趋势，强调其在信息安全和新兴技术领域的深远影响。

本文深入剖析了一种先进的亚原子级AES加密技术，详细介绍了其控制模块的设计、加密与解密的优化策略、操作计时的精确控制，以及一种更小尺寸的S盒变体架构。通过不同架构的性能对比和实际验证流程，展示了该技术在面积、延迟和安全性方面的优势，并为不同应用场景下的架构选择提供了参考建议。

本文介绍了一种轻量级的亚原子级AES加密技术，专注于在资源受限的计算平台和嵌入式系统中实现高效的加密保护。通过优化架构设计，特别是采用8位串行数据路径和串行MixColumns操作，显著减少了硬件面积消耗，同时保持了AES算法的完整功能，包括加密、解密和轮密钥扩展。此外，该设计支持灵活的S盒实现方式，可在面积和性能之间进行权衡。实验结果表明，该架构在面积上比现有方案进一步优化，为物联网等场景下的安全通信提供了高效、可靠的解决方案。

本博文介绍了一种基于应用感知的动态热控制方法，用于高性能计算节点的优化任务分配和频率调整。通过任务关键度计算，结合两步优化模型（FSP和ISP），在满足热约束的前提下最大化系统性能。实验结果表明，该方法能够在不同配置下实现显著的性能提升，同时避免关键任务因热问题导致的性能下降。研究还探讨了预测区间对性能和开销的影响，并为实际应用和未来研究提供了指导建议。

本文提出了一种应用感知的动态热管理解决方案，用于高性能计算（HPC）系统。通过分析HPC系统的热特性和工作负载分布，结合动态电压频率调整（DVFS）策略，设计了基于整数线性规划（ILP）的最优热控制器（OTC）。该方案通过热感知任务映射器和控制器（TMC）以及能量感知MPI包装器（EAW），在保证系统温度安全的前提下，有效提升HPC系统的性能并降低能耗。实验结果表明，该方法能够显著优化应用执行时间与能源消耗，并维持核心温度在临界阈值以下，为HPC系统的可持续发展提供了新的思路。

本文探讨了集成Simulink、OpenVX和ROS进行基于模型的计算机视觉算法设计，以及HPC节点的应用感知动态热控制方法。通过实验验证，基于模型的设计方法能够高效开发和验证图像稳定算法和ORB描述符，同时HPC节点的动态热控制技术可以有效提升高性能计算环境下的性能和能效。文章进一步分析了两种技术的综合优势、应用前景、面临的挑战及解决方案，为未来在自动驾驶、工业自动化、天文学等领域的应用提供了参考。

本文提出了一种集成Simulink、OpenVX和ROS的基于模型方法，用于高效开发嵌入式视觉应用。该方法支持从高级模型快速原型设计到低级代码的自动合成，并通过与ROS集成实现应用与外部环境的协同仿真和灵活复用。设计流程包括在Simulink中开发算法、自动合成OpenVX模型、系统级优化以及通过客户端或服务器模型与ROS集成。实际应用案例验证了该方法的有效性，展示了其在数字图像稳定算法和ORB描述符用于SLAM等场景中的优势。

本文探讨了早期鸟采样（EBS）在数据驱动电压过缩放（DD-VOS）中的效率，以及其与RZ-BF策略的对比。EBS在降低电源电压和提高能量效率方面表现优异，适用于多种电路和系统级应用场景，但对某些动态路径分布较宽的电路（如Mult）效果有限。此外，文章还介绍了一种集成Simulink、OpenVX和ROS的嵌入式视觉应用模型设计框架。该框架通过模型设计、自动合成和与ROS集成，提高了开发效率，并支持在不同硬件平台上的可移植性。尽管EBS和该集成框架在各自领域展现出显著优势，它们在实际应用中仍面临挑战，如电路适

本文探讨了EBS（Error-Based Scaling）在数据驱动电压过缩放（DD-VOS）中的应用，详细分析了其在错误检测与纠正、面积开销、能量节省以及性能可靠性方面的优势。通过与RZ-BF方案的对比实验，EBS在多个基准电路中展现了更低的面积开销和更高的能量效率。文章还比较了三种DD-VOS策略（单阈值、双阈值和阈值超限饱和计数器），并讨论了EBS的潜在问题与未来发展方向，为低功耗电路设计提供了新的思路和技术参考。

本文介绍了一种高效且轻量级的错误检测与纠正方案——早鸟采样（EBS），旨在解决传统Razor方案在低功耗集成电路中应用的局限性。EBS通过动态短路径填充和局部逻辑掩码技术，在保证性能的同时显著降低面积开销并提升能量效率。实验结果表明，EBS在电压过缩放场景下具有出色的能效表现，适用于物联网等对功耗敏感的应用场景。

本文探讨了超大规模集成电路电迁移分析中模式生成与验证的方法。通过研究不同金属化层和布线约束条件下的模式生成，提出了一种减少模式数量的暴力算法，并使用 MCNC 基准测试验证了模式的使用频率和模拟效率。结果表明，通过合理选择模式库，可显著减少有限元模拟时间，提高分析效率达 16 倍以上。此外，文章还讨论了模式库在全芯片分析和多电路分析中的应用潜力。

随着集成电路特征尺寸的不断缩小，电迁移问题对集成电路可靠性的影响日益加剧。本文探讨了基于有限元法（FEM）的电迁移分析方法，并指出其在超大规模集成电路设计中的局限性。为克服计算复杂性和模型尺寸的限制，提出了一种基于模式验证的新方法，通过预先模拟常见布线模式并建立模式库，显著降低了全芯片电迁移分析的成本。该方法结合有限元法的精度与模式分析的效率，在不牺牲验证准确性的前提下实现了至少10倍的加速。文章还展望了未来在更小工艺节点下该方法的适应性及改进方向。

本文详细探讨了脉冲十进制编码（PDC）在物联网信令中的应用与优化，包括其解串行化、解码与组合过程，PDC协议的分析与优化方法，以及功率管理、时钟容差、可靠性分析等内容。通过实验验证，PDC相较于现有的脉冲索引通信（PIC）在数据速率、功耗、可靠性等方面具有显著优势，并提出了其在智能家居、工业物联网、医疗物联网等场景的应用前景。最后，文章展望了PDC未来的发展潜力，并给出了实际应用中的操作建议。

本文深入解析了一种针对物联网单通道通信的创新协议——脉冲十进制通信（PDC）。该协议在脉冲索引通信（PIC）的基础上进行了改进，通过三级数据分段和编码算法，显著提高了数据速率和传输可靠性，同时保持了低功耗和小尺寸的特点。文章详细介绍了PDC的工作流程，包括一级分段、编码、二级分段和序列化传输，并对比了PDC与PIC的性能差异。最终总结了PDC在物联网应用中的多项优势，包括高数据速率、高可靠性、低功耗、小尺寸、时钟容忍度高、自动参数设置以及灵活的电源管理。

本文详细解析了一种适用于伪双端口/双端口 SRAM 的自定时上电复位（POR）电路，重点介绍了其在16nm FinFET技术下实现低压工作的能力。文章分析了传统POR电路的局限性，并提出了基于延迟级、耦合电容和反馈机制的自定时POR电路及其改进型——基于锁存器的自反馈POR电路。通过SPICE仿真和硅验证，证明了该电路在不同电压、温度及噪声条件下的稳定性与可靠性。此外，文章还对两种新型POR电路与传统方案进行了对比分析，并展望了其未来发展方向。

本博文介绍了两种创新技术：一种基于步态动力学的可穿戴神经退行性疾病分类系统，以及一种适用于低功耗应用的自定时上电复位电路。可穿戴分类系统利用FSR数据和优化算法，实现ALS、HD、PD等疾病的高准确率检测，并通过蓝牙传输结果，具备低功耗和高便携性优势。自定时POR电路无需参考电压，能够在低至400mV的电压下工作，具备高鲁棒性和低面积开销。两种技术分别在医疗健康监测和物联网设备领域展现出广泛的应用前景。

本文介绍了一种基于人体步态动力学的可穿戴神经退行性疾病（NDD）分类系统，旨在通过分析帕金森病（PD）、亨廷顿病（HD）和肌萎缩侧索硬化症（ALS）患者的步态特征，实现与健康个体的准确区分。系统采用植入鞋底的Flexi-force电阻器（FSR）传感器采集步态数据，并通过12位逐次逼近寄存器（SAR）ADC进行高精度数据转换。在FPGA上实现的分类算法提取三个关键特征：平均步幅时间间隔、步幅时间波动和自相关衰减因子，以区分ALS、HD、PD患者和健康人。系统具备低功耗、高准确性的特点，能够为医生提供客观的身

本文探讨了两种非易失性缓存寿命增强技术FSSRP和FSDRP，通过减少写入变化显著提升了缓存寿命，并在不同缓存配置下进行了详细的性能、能耗和存储开销分析，同时提出了一种基于人体步态动力学的可穿戴神经退行性疾病分类系统，利用嵌入式传感器和FPGA实现了对ALS、HD、PD及健康人的高准确率分类，为医疗健康领域提供了创新的技术方案。

本文深入解析了FSDRP（Fellow Sets with Dynamic Reserve Part）架构，这是一种用于增强非易失性缓存寿命的技术。FSDRP通过将缓存划分为多个动态窗口，并在不同时间段将不同窗口指定为保留部分（RP），实现写入操作的均匀分布，从而降低缓存块的不均衡磨损。文章详细介绍了FSDRP的架构设计、操作流程、实验设置及性能评估结果，并与现有技术如FSSRP、Swap Shift等进行对比。实验结果表明，FSDRP在集合间和集合内写入变化系数、缓存寿命、能量效率等方面均表现出显著优势。

本文提出了一种基于动态关联管理（DAM）的新型磨损均衡技术，用于延长非易失性缓存（如STT-RAM、PCRAM和ReRAM）的寿命。通过两种创新方法——带静态预留部分的伙伴组（FSSRP）和带动态预留部分的伙伴组（FSDRP），有效降低了组间和组内的写变化系数，从而显著提升了缓存的整体寿命。实验结果表明，FSDRP在降低写变化和延长缓存寿命方面表现尤为出色，为下一代非易失性缓存的设计提供了高效解决方案。

本博文详细评估了电阻性缺陷对基于FinFET的SRAM的影响，涵盖了缺陷评估方法、不同类型电阻性缺陷的结果分析、工作温度与技术节点变化对临界电阻的影响等内容。研究结果表明，不同类型的电阻性缺陷在不同条件下表现出显著的故障行为差异，这对SRAM的可靠性设计与测试具有重要意义。

本研究探讨了基于FinFET的SRAM单元受电阻性缺陷影响的行为，通过HSPICE仿真分析了不同技术节点（20nm至7nm）下电阻性缺陷引发的静态和动态故障。研究发现，随着技术节点缩小，FinFET SRAM对电阻性缺陷更加敏感，临界电阻值降低。同时，温度变化对故障行为有显著影响，低温和高温均会增加故障概率。研究为提高FinFET SRAM的可靠性提供了理论依据和未来方向。

本博文围绕多电压系统设计和FinFET-based SRAM电阻缺陷评估展开研究。首先介绍了多电压系统中无电平转换器（LSL）方法的实现机制及其在抑制静态电流、降低功耗方面的优势，并分析了工艺变化和温度对系统性能的影响。随后，详细探讨了FinFET技术在纳米级SRAM中的应用，以及制造过程中可能引入的电阻缺陷对SRAM可靠性的影响。通过SPICE模拟和故障分类分析，揭示了电阻缺陷导致的静态和动态故障特性，并指出当前测试算法的局限性。最后，提出了未来研究方向，包括多电压系统延迟评估和新测试算法开发，以提升集成

本文提出了一种基于体偏置控制和SOTB器件的无电平转换器（LSL）多VDD SoC设计方法。该方法通过在VDDH域中对pMOS晶体管施加反向体偏置（RBB），有效提高了阈值电压，降低了静态直流电流，同时避免了传统方法中需要插入电平转换器和额外增加阈值电压的问题。采用粗粒度的RBB控制策略，虽然会带来一定的延迟增加，但仅影响一半的门，并且在另一半中延迟反而减少。结合SOTB器件的大体偏置系数和低泄漏特性，进一步增强了对静态直流电流的抑制。仿真结果显示，该方法在降低VDDL电压限制的同时，多数情况下等效接收器的

本文介绍了第25届IFIP/IEEE WG10.5国际超大规模集成电路（VLSI-SoC）会议的主要内容，探讨了SoC设计领域面临的挑战与创新解决方案。文章重点分析了多电压域设计中的无电平转换器（LSL）方法，以及后物联网时代的可靠性、低功耗、边缘节点功能集成、系统级热管理和安全问题。会议汇集了来自全球的研究成果，展示了VLSI-SoC领域的最新进展和未来发展趋势，包括更高的集成度、更低的功耗、更强的可靠性和安全性，以及智能化设计方向。