芯动科技面试——数字IC/FPGA面试案例总结1

已于 2023-09-18 19:40:05 修改
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分类专栏： ★求职2:大厂笔试面试总结 文章标签： 科技 芯动科技面试 芯动科技笔试
于 2022-10-06 21:08:01 首次发布
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本文总结了芯动科技的面试案例，涵盖了数字IC和FPGA相关问题，包括FFT计算原理、时钟同步、PLL难点、硬件描述语言、时序分析等，旨在帮助候选人准备芯动科技的技术面试。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

目录

面试案例1

一面：

面试案例2

1一面，主要就下面的问题

2.二面和三面是电话面试，主要就问了PLL方面的问题

面试案例3

一面

二面

芯动科技面试概述

       芯动科技是一家专注于芯片设计和制造的公司，其面试过程通常会涉及到数字IC和FPGA方面的知识。以下是一个数字IC/FPGA面试案例总结，希望能对参加芯动科技面试的候选人有所帮助。

面试过程：

第一轮面试：技术初筛

  1. 自我介绍
  2. 请介绍你设计过的一个数字电路，包括设计目标、设计思路、使用的EDA工具、实现的功能、性能指标以及遇到的难点和解决方案。
  3. 请简述一个FPGA开发的流程。
  4. 在FPGA设计中，你如何解决时序问题？
  5. 请解释什么是DDR，并简述其工作原理。<
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而这其中的Tdelay又包含了时钟源端到触发器clk的延时Tck1（一般题目认为是0，如果有的话也不影响加上即可，但是算上Tck1的话，一般Tskew会被Tck2代替，我认为本质是一样的，因为skew本身是两个触发clk端时钟沿的差值），c到q的延时Tcq和组合逻辑延时Tcomb。：使用三段式状态机设计一个去抖电路，输入信号sig_in[1:0]为片外的两个拨码开关，去抖的宽度为1ms,电路的输入时钟clk为1GHz，复位信号是rst_n，低有效。给出推导过程和门电路图，要求尽量少的使用逻辑门。
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