千歌叹尽执夏-优快云博客

原创入门到入魂：单片机如何利用TB6600高精度控制步进电机（42/57）

文章目录日常唠嗑一、每次转动30°效果视频二、了解TB6600及电机接线1.TB66001.1细分设置（精度控制）1.2电流设置1.3如何接线（重点）1.3.1步进电机与驱动器的接线1.3.2驱动器与主控板的接线三、C程序（51）日常唠嗑前阵子写了一篇FPGA：双线轨丝杠式升降台(及A4988与42步进电机原理)（同时包含51及32程序）里面用了A4988驱动模块作为驱动器，这个模块的优点是体积小，价格便宜，一个大概是两块钱左右，多用于打印机或者空间较小的作品上。缺点是容易烧，电路保护能力差，细分精

2020-11-21 14:40:25 49087 59

原创 Xilin Vivado25.2安装（含百度网盘安装包Win-Linux通用）

Xilinx Vivado25.2安装包，Windows和Linux通用

2025-11-28 09:51:49 459

原创长文警告：Versal系列DDR4/LPDDR4X开发及管脚分配（含免费工程压缩包）

继上次研究正向支持DDR5及LPDDR5 FPGA方案：Quartus25.3：Agilex5A EMIF学习调用（DDR5）过后，最近又在研究正向LPDDR4X的FPGA方案，其中Xilinx Versal Prime Series符合这个需求，一代器件支持D4/LP4X，二代支持D5/LP5，本文以一代VM1102/VM1302为例进行DDRMC调用及管脚分配演示，文末有工程可自行下载。

2025-11-27 14:22:31 650

原创 Quartus25.3：Agilex5A EMIF学习调用（DDR5）

最近在研究正向支持DDR5/LPDDR5的FPGA方案，目前在售的只有Xilinx的VM2152（大概8K RMB）和Altera的agilex5 A系列（大概2.5K RMB，另外D系列需要26年Q2才能买的到），两者相比之下，agilex5a具有更高性价比；Xilinx spartan ultrascal+系列目前只出到XCSU35P，属于小器件，要到XCSU55P才能有memory controller，55P后的器件，需要到27年Q1左右才量产，这个价格会便宜很多，估计几百块RMB，属于中端器件。

2025-10-24 11:15:12 473

原创关于AMD 9950X3D装Linux系统的一些问题（解决）

关于AMD 9950X3D装Linux系统的一些问题（解决）

2025-10-15 14:56:42 1176

原创 ubuntu24.04lts和Windows11家庭版远程桌面连接若干问题（解决）

connecting to sesman on 127.0.0.1:3350sesman connect oksending login info to session manager, Please wait...login failed for user fpga

2025-10-14 11:51:08 646

原创荣耀手机（安卓）快速传数据换机到iPhone17 Pro

荣耀手机（安卓）快速传数据换机到iPhone17 Pro

2025-09-20 23:46:56 13004 3

原创解决Vivado：MMCM/PLL CLK_OUT所需频率值无法达到

WARNING : The Requested frequency value for clk_out5 can not be achieved.Please change the requested freguency or proceed with the nearest obtained freguency value of 300.00000使用clk_out1和5改成400M反而可以，320M，以及250M都出现这种情况。

2025-09-18 17:44:56 513

原创 Vivado ILA抓DDR信号（各种IO信号：差分、ISERDES、IOBUFDS等）

Vivado ILA抓DDR信号（各种IO信号：差分、ISERDES、IOBUFDS等）

2025-07-13 23:41:34 704

原创 FPGA: UltraScale+ bitslip实现（方案+代码）

ISERDESE3没有bitslip功能了，需要用逻辑实现。本应用说明描述了以前的设备系列中原生支持的Bitslip功能，以及如何在UltraScale设备中实现等效的Bitslip。

2025-05-15 18:32:17 2180 6

原创 Vivado22 & Vcs18仿真联调原语缺失

Vivado22 & Vcs18仿真联调原语缺失

2025-04-24 15:54:08 543 2

原创 Vivado&Vcs联调无法完整输出filelist（宏定义文件缺失）

Vivado&Vcs联调无法完整输出filelist（宏定义文件缺失），及参数重复出现问题。

2025-04-24 10:16:46 931 1

原创小白速通：Verilog流水线实现及时序分析

小白速通：Verilog流水线实现及时序分析

2025-04-05 15:04:07 1411

原创基于FPGA的超长傅里叶变换实现（DDR4方案）

本文展示了即使在最现代的 FPGA 晶体管上也不可能实现非常长的 FFT 的 “经典” 方案，并提出了一种允许您执行此作的算法。该算法的主要思想也逐步考虑：从数学组件到使用外部 DDR 存储器创建基于 FPGA 的完整解决方案。本文将涉及为此类任务设计多通道处理系统的复杂性，特别是描述了我的实践经验。

2025-03-05 07:42:00 2195 2

原创 Multisim更新：振幅调制器+解调器（含仿真程序+文档+原理图+PCB）

实现基带信号的传输。基带信号定义为2kHz~10kHz的语音信号（实际测试过程可以用单频正弦波替代），要求接收端解调后的模拟信号波形无明显失真；(2) 载波频率设置规则：➢ 中心频率：f0=2.79MHz.➢ 载波频率误差：±0.05MHz，频率稳定度不低于10-3；(3) 发送端调幅指数ma在30％~80％之间。输出负载50Ω，波谷Vpp>0.8V；(4) 接收端输入阻抗50Ω，接收机灵敏度≤-30dBm(输入波形峰值≤10mVp)，仿真发射端与接收端级联时，可以采取下列电阻分压；

2025-01-05 11:53:06 2599

原创爆肝1个月：DDR4 的信号完整性（万字长文SI）

大学里面，总有很多课程，很浪费时间，学了没点用处，问过老师，为什么信号完整性，示波器使用等课程不开呢，这种是对工作真实有帮助的？老师：因为老师可能也不会。💇 💇 💇 您可能都熟悉 DDRx 计算机 RAM（其中 x 是一代）。我想从 SI （Signal Integrity）的角度和跟踪此接口的原理来告诉您。阅读各种 CLU、FPGA、DSP、ASIC 的文档，您可以看到许多不同的建议，即所谓的“经验法则”，用于跟踪 DDR3/4 SDRAM（双倍

2024-12-28 14:34:14 2055

原创下载vitis 2024.2后，在file选项里找不到new platform选项，在welcome页点击create platform component没有反应

下载vitis 2024.2后，无法创建基于.XSA的platform，在file选项里找不到new platform选项，在welcome页点击create platform component没有反应，example里也没有任何东西。

2024-12-17 16:56:48 2477 1

原创 Modelsim：LPDDR5仿真（含美光仿真模型官方sv&vcs代码）

虽然，三星在设计跟量产上，早于其他家存储产商，但是镁光后来居上了，是业界首家支持全速 LPDDR5 的供应商，并且开发者在做开发的时候，也是用美光颗粒比较多，所以这里就先以美光的仿真模型为主进行仿真。本工程为美光官方工程，支持Modelsim、VCS、ncverilog三种仿真器仿真。模型破解过，为完整system-verilog代码。

2024-10-21 22:18:50 843

原创 Vivado ILA：WARNING: [Labtools 27-155] hw_ila [hw_ila_3] not armed, due to no target connection.

run_hw_ila [get_hw_ilas -of_objects [get_hw_devices xcku5p_0] -filter {CELL_NAME=~"u_my_ila"}]WARNING: [Labtools 27-155] hw_ila [hw_ila_3] not armed, due to no target connection.

2024-10-10 13:55:15 532 1

原创 ubuntu24安装vivado24（安装并解决若干错误）

ubuntu24安装vivado24（安装并解决若干错误）

2024-09-18 14:24:23 5922 3

原创 MIG控制器破解（1）：phy_control_001.vp破解（verilog）

MIG控制器破解（1）：phy_control_001.vp破解

2024-09-12 12:40:20 747

原创解决ubuntu安装modelsim20.1 32位库依赖失败问题（附简易安装方法）

解决ubuntu安装modelsim20.1 32位库依赖失败问题（附简易安装方法）

2024-09-06 14:58:56 745 1

原创专栏汇总：神经网络篇（持续更新~）

神经网络在FPGA（现场可编程门阵列）上部署的目的是为了实现高效、低延迟的推理计算。FPGA具有高度并行处理能力和可定制硬件架构，能够加速神经网络的计算速度，降低功耗，并在实时应用中提供更快的响应时间。这在边缘计算、嵌入式系统和对性能要求苛刻的应用（如自动驾驶、医疗影像分析和金融交易）中特别有意义，因为它可以在有限的硬件资源下实现高效的深度学习推理，从而提升系统的整体性能和效能。

2024-08-03 16:24:39 629

原创神经网络训练（二）:基于残差连接的图片分类网络(进阶篇③)

8月1号写完了神经网络训练（二）:基于残差连接的图片分类网络(进阶篇②)，进行了概述及理论介绍，本篇继续写第四章，对本项目做一个总结。

2024-08-03 15:21:28 830

原创神经网络训练（二）:基于残差连接的图片分类网络(进阶篇②)

原始的ResNet18模型在不使用预训练权重的情况下，很难在10分钟内达到我们的需求。在测试过程中，我们发现仅通过调整模型的超参数是不可能获得更好的结果的，因此我们针对我们的数据集进行优化改进。

2024-08-01 08:06:41 1288

原创神经网络训练（二）:基于残差连接的图片分类网络(进阶篇①)

在这个项目中，我们的网络需要在10分钟内完成训练。为了获得更好的效果，我们使用了ResNet18[1]网络，ResNet专门设计用于解决深度学习中的梯度消失和梯度爆炸问题。ResNet最初由微软亚洲研究院的Kaiming He等人在2015年提出，并在ImageNet图像识别比赛中取得了非常好的成绩。原始的ResNet网络是用于训练ImageNet[2]数据集，因此我们必须改进原始的网络来适应本次项目的数据集，下面我将详细介绍ResNet18以及我为它来适应我们的数据集所做的全部工作。

2024-07-30 17:46:10 1681

原创神经网络训练（一）:基于残差连接的图片分类网络(基础版)

基于残差连接的图片分类网络，本网络使用ResNet18作为基础模块，根据cifa10的特点进行改进网络，使用交叉熵损失函数和SGD优化器。本网络在cifa10数据集上不使用预训练参数，经过数据增强，训练30轮达到了85%的分类准确率。

2024-07-02 02:43:50 640

原创 Litedram仿真验证（五）：AXI接口完成板级DDR3读写测试（补充AXI调试说明）

这一节对Litedram AXI读写DDR进行一些ILA波形的补充。（这一节都是干货，调试记录很枯燥无味，建议想深入了解Litedram并且有在调试的朋友可以阅读，想走马观花的，可以划走）

2024-05-20 10:20:34 537

原创 Litedram仿真验证（四）：AXI接口完成板级DDR3读写测试（FPGA-Artix7）

对AXI接口的Litedram进行板级验证，并解答仿真中DDR3模型初始化失败原因。FPGA型号：xc7a35tcsg324-1；DDR3型号：MT41K128M16；开发软件：Vivado 2019.2。

2024-05-08 20:05:52 2517 1

原创正确解决：关于Lattic Diamond和Radiant License冲突问题（无法破解问题）

关于Lattic Diamond和Radiant License冲突问题（无法破解问题）License checkout failed.Check environment variable LM LICENSE FILEset to: D:\Tools\TimingDesigner\rDlic.datPlease check your license setup to ensure,（1) You have a valid Lattice license file pointed to by LM

2024-04-19 15:01:25 2723 2

原创 FPGA：DDE图像数字细节增强系统（工程+仿真+实物，可用毕设）

本案例采用的DDE（数字细节增强）算法，通过高斯滤波分离原图的高频信息和低频信息，利用原图和高斯滤波的差值提取细节，再将细节叠加到原始图像上，实现细节增强，增强后图像清晰度明显提高。

2024-04-09 00:39:39 3085 3

原创 DFi频率比系统中 DDR 控制器的行为模型

本文详细介绍了DFi™频比系统中的DDR MC相位编码算法。它面向有兴趣了解 DDR MC 如何在特定相位总线中对 PHY 时序信息进行编码的技术受众。请参阅 DFi™ 3.1 规范，了解有关频率比系统的完整详细信息。

2024-01-20 15:56:06 2767

原创京微齐力：基于H7的平衡控制系统（一、姿态解析）

很久之前，就想用纯FPGA做一套控制系统。可以用到平衡车、飞控、水陆两栖船上面，让很多想快速入门比赛的学子，能够在这套“底盘”上面，结合图像处理、多信息融合等技术，快速搭建出自己的作品。恰逢认识FPGA之旅的作者-吴工，他也在做这件事，顿感追攀更觉相逢晚，恨不相逢早。对未来的真正慷慨，是把一切都献给现在，不再想，今天就开始做！

2023-12-14 19:23:49 1627 1

原创 RGMII回环：IDDR+ODDR+差分接口

1、通过IDDR和ODDR的方式完成RGMII协议；2、外部接口使用OBUFDS、IBUFDS转换成差分接口；3、数据转换及传输：顶层文件自己产生100次数，每个数都是8bit，传给oddr模块，oddr模块经过转换再传出4bit，这4bit数据再输出到外部（仿真的时候，可以接到输入，实际板测可以用跳线帽短接，也可以传给另一块板子，进行回环实验），4bit数据重新从顶层输入到iddr模块，iddr模块经过转换，输出8bit数据，输出到外部。

2023-11-12 16:32:09 1308

原创 FTUSB-0，Lattice文档写反了（更新：没写反，是没写全）

闹了个乌龙，Lattice文档写反了，FTUSB-0和FTUSB-1写反了，FTUSB-1才是JTAG。

2023-11-02 22:11:32 554

原创 Multisim：JFET混频器设计（含完整程序）

在本实验中，研究了使用 JFET 的混频器。它包含乘法运算和滤波运算，将来自射频调谐放大器的信号与来自本地振荡器的“载波”信号混合。上变频器和下变频器模式均可用。本实验选择下变频器是因为滤波器要求没有上变频器严格。该实验由NIMultisim进行。本实验的主要目的是加深对混合电路理论方面的理解，掌握利用multisim实现混合电路的设计和流程。

2023-10-07 15:53:29 1362 1

原创 MATLAB：线性系统的建模与仿真（含完整程序）

本实验主要是用Matlab来进行：1、对线性定常系统建模；2、得到阶跃响应和脉冲响应；3、研究磁极位置对响应的影响；4、研究零对反应的影响；5、确定对一般输入的时间响应。

2023-10-06 17:43:27 2783 3

原创 MATLAB：电机控制（Motor Control）

Control design is very important in for power electronics, such as the application on converters and motor control. In this lab, we will learn how to design a PI controller for a DC motor to meet the required specifications. The lab will be conducted on th

2023-09-17 21:10:35 2851

原创 2023 全国大学生电子设计竞赛题目

2023全国大学生电子设计竞赛题目

2023-08-02 08:47:30 6720

原创 Litedram仿真验证（三）：AXI接口完成仿真（FPGA/Modelsim）

Litedram DDR控制器AXI接口，完成仿真（使用vivado和modelsim联调），附带程序

2023-07-16 21:44:36 1243 3

IP破解(5)：DWC-ddrctl-lpddr54（LPDDR4/4X/5控制器）

S家LPDDR5/4/4X 控制器，针对功耗、延迟、带宽和面积进行了优化，支持 JEDEC 标准 LPDDR5、LPDDR4 和 LPDDR4X SDRAM。控制器通过 DFI 5.0 接口连接到 S家LPDDR5/4/4X PHY 或其他 LPDDR5/4/4X PHY，以创建一个完整的内存接口解决方案。S LPDDR5/4/4X 控制器包括软件配置寄存器，可通过 AMBA 3.0 APB 接口访问。 // Key Used : DWC-DDRCTL (IP access) // Key Used : DWC-LPDDR54-CONTROLLER (Add-on feature access: DWC LPDDR5/4/4X Controller) 注意：压缩包只有IP使用文档，完整IP及无加密SV代码压缩包有获取方式。

2024-11-22

IP破解(4)：dwc-ddrc-ddrphy（DDR4/3 PHY IP）

S家 DDR4/3 PHY 是一个完整的物理层 IP 接口（PHY）解决方案，适用于需要运行速度高达 3200 Mbps 的高性能 DDR4/DDR3/DDR3L SDRAM 接口的企业级 ASIC、ASSP 和片上系统（SoC）应用。Synopsys DDR4/3 PHY 非常适合需要高速 DDR3/4 性能且需要高容量内存解决方案的系统，通常使用多达 16 列的寄存和减载内存模块（RDIMM 和 LRDIMM）。还支持 PCB 系统上的直接 SDRAM。基于 RTL 的 PHY 实用程序模块（PUB）支持基于 GDSII 的 PHY，其中包括 PHY 控制功能，如读/写调节、数据眼训练、每比特数据偏移校正、PVT 补偿，并支持 DDR4/3 PHY 的生产测试。PUB 还包括一个嵌入式校准处理器来执行硬件辅助、基于固件的训练算法。DDR4/3 PHY 包括一个连接到内存控制器的 DFI 4.0 接口。压缩包包含：可运行工程平台（含仿真），src及sim下有Makefile，解密后的verilog代码和模型。

2024-11-16

Micron-LPDDR4X仿真模型（16G、4266M-verilog已解密）

文件包含（vcs，ncv，modelsim三种解密仿真模型） Readme_z42mx_16gx32_4266_20220728_p.txt task_Direct_mem_access_1ch.txt z42mx_16gx32_4266_20220728_ms.sv z42mx_16gx32_4266_20220728_nc.sv z42mx_16gx32_4266_20220728_vc.sV

2024-11-10

Micron-LPDDR4X仿真模型（4266M-verilog已解密）

文件包含（vcs，ncv，modelsim三种解密仿真模型） Readme_z11mx_8gx16_4266_20201110_p.txt task_Direct_mem_access_1ch.txt z11mx_8gx16_4266_20201110_ms.sv z11mx_8gx16_4266_20201110_nc.sv z11mx_8gx16_4266_20201110_vC.sV

2024-11-01

Modelsim：LPDDR5仿真（含美光仿真模型官方）

LPDDR5 (Low Power Double Data Rate 5) 是移动设备内存的最新标准，由 JEDEC 于2019年2月发布。三星电子是最早开发 LPDDR5 的公司之一，在2018年7月宣布完成了业界首个 8Gb LPDDR5 DRAM 芯片的开发。而在量产方面，三星再次领先，于2019年7月宣布开始量产全球首款 12Gb LPDDR5 移动 DRAM。虽然，三星在设计跟量产上，早于其他家存储产商，但是镁光后来居上了，是业界首家支持全速 LPDDR5 的供应商，并且开发者在做开发的时候，也是用美光颗粒比较多，所以这里就先以美光的仿真模型为主进行仿真。本工程为美光官方工程，支持Modelsim、VCS、ncverilog三种仿真器仿真。模型跟代码破解过，为完整system-verilog代码。讲解文章：https://blog.youkuaiyun.com/weixin_46423500/article/details/143133618

2024-10-21

FPGA-IP破解(3)：JESD204B-2023.2

IP内容： gthe2_channel_001.v gthe2_channel_002.v gthe2_common_001.v gthe2_common 002.v jesd204_w7_2_rfs.v jesd204c_v4_2_rfs.v jesd204c_v4 2_syn_rfs.v LogiCORE IP JESD204 内核针对电子器件工程联合委员会 (JEDEC) JESD204B 或 JESD204C 标准设计。 JESD204 规范主要描述数据转换器和逻辑器件之间的串行数据接口及链路协议。 JESD204B IP 核支持 12.5 Gbps 线速（符合 JESD204B 规范）和 16.1 Gbps 线速（不符合 JESD204B 规范），并支持 1-32 信道配置。该 IP 内核不仅可配置成 JESD204B 发射器，连接 DAC 器件，而且也可配置为 JESD204B 接收器，连接 ADC 器件。

2024-09-27

FPGA-IP破解(2)：XMDA-PCIE-2023.2(verilog)

IP代码结构： gthe3 channel 001.v gthe3 channel 002.v gthe3 _common 001.v gthe3 _common 002.v pcie_3_0_001.vp.decrypted pcie_3_0_002.vp.decrypted pcie_3_1_001.vp.decrypted pcie_3_1_002.vp.decrypted xdma_v4_1_wl_rfs.sv.decrypted DMA/Bridge Subsystem for PCI Express (PCIe)，也叫做 XDMA，该 IP 不仅完成了事务层的组包解包，还添加了完整的 DMA 引擎。 XDMA 其本名为 Xilinx DMA/Bridge Subsystem for PCI Express，直译为用于 PCI Express（PCIe）的 Xilinx DMA/Bridge 子系统。XDMA 实现了高性能，可配置的 Scatter Gather DMA，可与 PCI Express 2.1 和 3.x 集成模块一起使用。

2024-09-21

DDR控制器MIG IP破解（完整破解verilog）

in_fifo_001.vp.v in_fifo_002.wp.v iserdese2_001.vp.v iserdese2_002.vp.v oserdese2_001.vp.v oserdese2_002.vp.v out_fifo_ 001.vp.v out_fifo_002.vp.v phaser_in_001.vp.v phaser_in_002.vp.v phaser_out 001.vp.v phaser _out 002.vp.v phy_control_001.vp.v phy_control_002.vp.v PHY (version 1).xlsx（目录表格）

2024-09-13

本科毕设系列（四）：基于LabVIEW的过控实验平台设计（完整程序+报告+说明）

本程序为本科毕设《基于基于LabVIEW的过控实验平台设计》的具体实现，为作者学习LabVIEW近一周之后开始着手设计，设计一周后转向其他学习项目，之后到答辩之前偶尔修修补补，在网友面向晨曦帮助进行了程序的整体结构以及UI优化，从开始到完工横跨两个月。可供LabVIEW初学者借鉴的主要内容包括：数据库与LabVIEW的ODBC连接登录注册系统设计（关于修改密码之类的功能会有所提及）公告轮播显示功能的实现不同选项卡之间切换的基本实现 PID调节实验的三种不同实现方式直接使用LabVIEW的基础控件实现PID实验使用Matlab脚本节点实现仿真通过OPC通讯的方式实现LabVIEW和Simulink的联合仿真自动报表功能的实现自动生成word实验报告（数据+图像）自动excel报表 ODBC的连接方式及设置方式以及有无数大佬发过极其详细的帖子了，读者自行百度即可，这里只讲主要思路。数据库我最初选择的是MySQL,本人对数据库几乎一无所知，所以这里推荐没有数据库基础的朋友使用Navicat For MySQL这款可视化数据库设计软件，可以省去很多麻烦。终版为使用Acc

2024-09-07

芯片设计中低功耗设计方法（完整57页PPT）

内容： 1、CMOS电路的功耗来源 2、影响功耗的因素 3、低功耗设计方法 4、工艺级的优化技术 5、版图和晶体管级的优化技术 6、RTL级和逻辑级的优化技术 7、系统级的优化技术 8、采用HDL的低功耗设计流程

2024-08-29

本科毕设系列（三）：基于FPGA的红外热成像夜视仪系统（完整程序+仿真+各种参考文档）

1、完整Quartus II程序（使用EP4CE10芯片，纯verilog设计） 2、相关参考文档： A 任务安排,docx B 论文章节框架和内容说明-FPGA设计类,docx C 参考论文.doc D 设计思路.pdf E 仿真方案框图.vsdx F 硬件框图.vsdx G 答辩辅导.docx 基于FPGA的近红外夜视系统设计与实现。该系统以OV5640和TFTLCD液晶屏为主要元器件，利用FPGA的高速图像处理能力，实现了夜间低照度环境下的实时图像采集、处理和显示。首先，通过OV5640摄像头采集到的原始图像数据，经过FPGA的图像处理单元实时处理，包括图像灰度化、高斯滤波、双边滤波去噪等操作，以提高图像的清晰度和对比度。然后，处理后的图像数据通过TFTLCD液晶屏进行实时显示，使用户能够清晰地观察到夜间场景。整个系统采用模块化设计，具有良好的可扩展性和灵活性，可应用于安防监控、无人机、汽车辅助驾驶等领域。通过实验验证，该系统在夜间低照度环境下具有较好的成像效果和稳定性，为夜间视觉监控提供了一种有效的解决方案。（如果需要调试好的完整套件，可以私信）

2024-08-22

本科课程资料（二）：数字电子技术

高斯课堂视频+教材课后习题答案《数电讲义》.pdf 数字电子技术基础学习辅导与习题解答课后习题答案(第六版)阎石,pdf 01-数制与编码,mp4 02-逻辑代数.mp4 03-卡诺图.mp4 04-组合逻辑电路,mp4 05-常用组合逻辑器件,mp4 06-觖发器.mp4 07-时序逻辑电路的分析.mp4 08-时序逻辑电路的设计.mp4 09-集成计数器.mp4 10-移位毒存器、集成逻辑门及存储器(选学).mp4 11-555定时器(选学).mp4 12-可编辑逻辑器件及ADC、DAC(选学).mp4

2024-08-15

本科课程资料（一）：微机原理

高数帮微机原理课件&广州华立学院微机原理期末复习题压缩包内容：课时1 计算机基础.pdf 课时2 CPU.pdf 课时3 指令系统.pdf 课时4 汇编语言程序设计.pdf 课时5 存储器.pdf 课时6 输入输出与中断.pdf 课时7 并行接口(1).pdf 课时8 串行接口.pdf 课时9 计数器定时器,pdf 微机原埋复习题.doc 微机原理复习题带答案,doc 微机原理期末试卷.pdf

2024-08-11

本科毕设系列（二）：基于STM32单片机的智能仓库远程监测安防系统设计（含PCB）

资料包含：可编辑PCB、原理图、APP、32单片机完整程序、完整论文参考、元件清单等。摘要基于STM32单片机的智能仓库远程监测安防系统结合了先进的传感器技术、无线通信技术和智能控制算法，能够实现对仓库环境的实时监测和远程报警，提高仓库管理的智能化水平。基于STM32F103单片机的智能仓库远程监测安防系统。系统集成了多种传感器和模块，包括温湿度传感器、烟雾传感器、人体感应传感器、门磁传感器、OLED显示模块、GSM短信模块、WIFI模块。OLED显示模块可以实时显示温度、湿度、烟雾值以及当前设定的报警阈值。门磁模块和人体感应模块则分别用于监测门的开关状态和区域内是否有人活动，一旦触发报警条件，蜂鸣器会发出警报，手机APP也会收到相应的通知。此外，系统还通过WIFI模块与手机APP进行连接，用户可以随时查看当前的温湿度、烟雾值和报警状态。最后，GSM短信报警模块会在检测到有人活动时向指定手机发送报警短信，进一步增强了系统的安全性和实用性。关键词：单片机；智能仓库；远程监测；报警

2024-08-11

神经网络进阶版：基于残差连接的图片分类网络（10分钟精度88%）

2024-08-03

本科毕设系列（一）：基于stm32智能书桌系统设计（含PCB等）

资料包含：PCB、原理图、APP、32单片机完整程序、完整论文参考、元件清单等。摘要随着现代生活的快速发展，家居环境的舒适度和智能化需求日益凸显。传统书桌功能单一，已无法满足现代人的多样化需求，特别是在健康管理和智能控制方面存在明显不足。因此，设计一款基于STM32单片机的智能书桌系统，以满足现代人的实际需求。该智能书桌系统以STM32F103单片机为核心，通过HC-SR04超声波测距传感器实时监测坐姿，一旦发现坐姿不规范，通过语音或震动等方式提醒用户调整，从而有效预防颈椎和腰椎疾病。系统还利用HX711高精度称重传感器实现喝水提醒功能，确保用户及时补充水分，保持健康生活习惯。此外，智能书桌采用LDR光敏电阻作为光度传感器，能根据环境光线自动调节台灯亮度，为用户创造舒适的照明环境，避免眼睛疲劳。还具备物联网通信功能，集成ESP8266 WiFi模块，可通过手机或电脑远程控制书桌，实时查看环境光系数、灯光亮度、温度等数据信息。关键词：STM32；智能书桌；超声波测距；喝水提醒；物联网

2024-07-22

神经网络训练（一）:基于残差连接的图片分类网络(ResNet18)

基于残差连接的图片分类网络，本网络使用ResNet18作为基础模块，根据cifa10的特点进行改进网络，使用交叉熵损失函数和SGD优化器。本网络在cifa10数据集上不使用预训练参数，经过数据增强，训练30轮达到了85%的分类准确率。博客讲解链接：https://blog.youkuaiyun.com/weixin_46423500/article/details/140113796

2024-07-02

FPGA：DDE图像数字细节增强系统（工程+仿真+实物方案，可用毕设）

本案例采用的DDE（数字细节增强）算法，通过高斯滤波分离原图的高频信息和低频信息，利用原图和高斯滤波的差值提取细节，再将细节叠加到原始图像上，实现细节增强，增强后图像清晰度明显提高。开发板Altera：EP4CE10F17C8 摄像头：OV5640 缓存数据：SDRAM 板子是自己制作的，可以提供原理图、PCB截图供大家插到论文中。也可提供调试好的套件。查看文章： https://blog.youkuaiyun.com/weixin_46423500/article/details/137524059

2024-05-07

RGMII回环：IDDR+ODDR+差分接口（板测+仿真）

1、通过IDDR和ODDR的方式完成RGMII协议； 2、外部接口使用OBUFDS、IBUFDS转换成差分接口； 3、数据转换及传输：顶层文件自己产生100次数，每个数都是8bit，传给oddr模块，oddr模块经过转换再传出4bit，这4bit数据再输出到外部（仿真的时候，可以接到输入，实际板测可以用跳线帽短接，也可以传给另一块板子，进行回环实验），4bit数据重新从顶层输入到iddr模块，iddr模块经过转换，输出8bit数据，输出到外部。 vivado 介绍文章：https://blog.youkuaiyun.com/weixin_46423500/article/details/134219739

2023-11-12

MATLAB：线性系统的建模与仿真（含完整程序）

花了好大心血完成了一份留学作业系列——3：线性系统的建模与仿真；供大家参考，资源包邮Simulink程序及无水印Word文档。本实验主要是用Matlab来进行： 1、对线性定常系统建模； 2、得到阶跃响应和脉冲响应； 3、研究磁极位置对响应的影响； 4、研究零对反应的影响； 5、确定对一般输入的时间响应。具体看文章说明：https://blog.youkuaiyun.com/weixin_46423500/article/details/133613648

2023-10-06

Multisim：JFET混频器设计（含完整程序）

资源包括：题目文件+作业Word+可运行Multisim程序。在本实验中，研究了使用 JFET 的混频器。它包含乘法运算和滤波运算，将来自射频调谐放大器的信号与来自本地振荡器的“载波”信号混合。上变频器和下变频器模式均可用。本实验选择下变频器是因为滤波器要求没有上变频器严格。该实验由NIMultisim进行。本实验的主要目的是加深对混合电路理论方面的理解，掌握利用multisim实现混合电路的设计和流程。具体可看文章说明：https://blog.youkuaiyun.com/weixin_46423500/article/details/133612544

2023-10-06

MATLAB：电机控制（Motor Control）

花了好大心血完成了一份留学作业，供大家参考，文末有MATLAB程序及无水印Word文档。具体内容可参考文章介绍： https://blog.youkuaiyun.com/weixin_46423500/article/details/132924772 Control design is very important in for power electronics, such as the application on converters and motor control. In this lab, we will learn how to design a PI controller for a DC motor to meet the required specifications. The lab will be conducted on the simulation software Matlab Simulink. The design of PI controllers............

2023-09-16

基于阿尔法均值滤波的FPGA图像系统（Verilog+原理图+PCB+仿真）

FPGA工程（Quartus II）+Modelsim完整仿真+MATLAB工程+自主设计开发板（原理图+PCB图纸）主控：EP4CE10；摄像头：OV5640；显示：TFT-LCD；主要设计完成了改进中值滤波（阿尔法均值滤波）图像处理系统的硬件设计及算法设计，经过电路设计、设计输入、RTL仿真、综合优化、布局布线、时序仿真与验证、板级仿真与验证，以及芯片编程与调试，最后将码流加载到FPGA上。硬件设计主要为原理图设计、PCB设计及FPGA相关模块的电路设计，软件设计主要为α均值滤波（改进的中值滤波）算法模块、TFTLCD模块、传统中值滤波算法模块、叠加椒盐噪声模块、灰度化算法模块及其他小功能模块的代码设计及功能仿真。具体参考文章：https://blog.youkuaiyun.com/weixin_46423500/article/details/131335284

2023-06-23

基于FPGA：运动目标包围盒仿真（Quartus+modelsim）

输入图片，对目标绘制包围盒仿真仿真工程操作及其介绍，见文章：https://blog.youkuaiyun.com/weixin_46423500/article/details/130674948

2023-05-29

基于FPGA：运动目标检测（LCD显示+串口输出，完整工程）.zip

功能：运动目标检测，结果显示在TFT-LCD屏幕上，并通过串口（UART,波特率9600）输出检测信息到上位机。（私信可6折获取工程）纯Verilog设计，代码有注释，通俗易懂，适合竞赛、毕设使用。硬件：开发板Altera：EP4CE10F17C8 摄像头：OV5640 屏幕：TFT-LCD 缓存数据：SDRAM 文章讲解： https://blog.youkuaiyun.com/weixin_46423500/article/details/130657425

2023-05-13

2022广东省工科赛省一（越障组，程序+PCB+3D打印）

基于STM32+Openmv做的项目，里面有完整工程（可复现，竞赛毕设都能用）关于讲解部分，可以在我文章里面检索，题目：小师弟：2022广东省工科赛分享（越障排爆省一，完整项目）

2022-12-17

基于FPGA的运动目标检测（视频，手把手讲解代码）

此资源是手把手讲解代码视频，全长1小时，因为视频比较大，优快云放不下，所以放在了百度网盘，此资源下载后，会有一个网盘提取链接，提取视频即可。工程：https://download.youkuaiyun.com/download/weixin_46423500/85039392 博客文章：https://blog.youkuaiyun.com/weixin_46423500/article/details/123754306

2022-12-14

Topaz-FPGA：硬件资料（FPGA正向支持LPDDR4控制器和MIPI）

压缩包内含：FPGA数据手册，开发板原理图，LPDDR4控制器手册等。 Topaz FPGA 将超高效的架构与当今常用的功能和协议（想想 PCIe Gen3、MIPI、LPDDR4 和 LVDS）相结合； FPGA具有以下硬件： MIPI D-PHY 2 Gbps 12.5 Gbps 收发器硬化 RISC-V 模块 PCle第3代(8G) 该FPGA采用的Quantum架构，同等工艺条件下，面积缩小2倍或以上功耗减少一半芯片采用了7层金属工艺可以采用无需任何定制的通用硅制程具有和相同工艺条件下的FPGA同等的逻辑速度性能可以采用Hybird的布局布线。

2025-07-25

M家Y42M系列：LPDDR5&LPDDR5X仿真模型（已解密）

lpddr5_y42m.sv lpddr5_y42m_pkg.sv 总共2文件，源码总共2万多行，已解，可视。

2025-07-14

PCB项目：ZYNQ7020最小系统板（已量产验证）

本项目最小系统板，参照正点原子ZYNQ7020核心板设计，相关参数与正点原子PCB一致。文件夹内容：AD PCB及原理图源文件，soliwork3D建模源文件，数据手册。主控：ZYNQ7020-CLG400 外形尺寸: 57.5mm * 45mm 工作电压: 5V 工作电流: 58mA ~ 530mA @ 5V PCB层数: 10层 DDR3:1GB(512MB*2 PS) EMMC:8GB(PL) QSPI FLASH: 32MB（PS）板载：type-c USB 串口(PS 可以用来供电),TF卡座(PS)，BOOT选择开关，复位按键(PS)，一个PS LED, 一个PL LED，JTAG下载接口(1 *6)，3710 2*50P母座

2024-12-08

FPGA: UltraScale+ bitslip实现方案（工程+仿真）

ISERDESE3没有bitslip功能了，需要用逻辑实现。 UltraScale器件中的I/O逻辑是指位于专用的I/O处理组件在I/O缓冲区和一般互连之间。这个I/O逻辑在UltraScale中是不同的。与以前的系列（如7系列和Virtex-6 fpga）相比，UltraScale器件中的I/O逻辑设置提供更快的I/O处理，更好的抖动规格，还有更多的功能。但是，它忽略了以前器件系列的I/O逻辑中可用的一些功能。位滑（bitslip）是一个在UltraScale器件I/O逻辑中原生不可用的功能。这个应用程序注描述了在一般互连中实现的位滑解决方案，可用于超规模的设备组件以及以前的设备架构。参考设计实现了位滑函数，并扩展了几个额外的基本功能选项。使用基本的 UltraScale 器件 BITSLICE I/O 原语被称为“本机模式（native mode）”，而使用具有“组件模式（component mode）”原语的 UltraScale 器件 I/O 来模仿以前设备系列的 I/O 逻辑功能。位滑函数在以前的器件系列的每个ISERDES中都是本地可用的，它作用于串行输入流。在UltraScale器件中，ISERDES等效（组件模式）或本机RX_BITSLICE函数没有实现Bitslip功能。本应用说明描述了以前的设备系列中原生支持的Bitslip功能，以及如何在UltraScale设备中实现等效的Bitslip。讲解文章：https://blog.youkuaiyun.com/weixin_46423500/article/details/147950759

2025-05-15

解释HyperLynx DDRx报告结果

介绍在HyperLynx 8.0（或更高版本）中运行DDR向导会生成一组结果电子表格，以报告向导执行的不同定时和信号完整性（SI）检查。本应用说明描述了计时电子表格中的数据。 SI电子表格包含习惯的Sl测量，这些在HyperLynx用户指南中有解释。 DDR向导模拟每个信号许多时钟周期，以检查更真实的时间裕度。模拟的长度由DDR向导的“刺激和串扰”页面上的刺激设置决定。如果将刺激定义为位阶为N的PRBS，则仿真的长度为(2N-1)*位周期。如果刺激是由自定义刺激定义的，则模拟长度将是自定义位模式中的位数乘以由数据速率设置的位周期。这就是为什么结果电子表格包含相同网络、驱动程序和接收器的许多行数据的原因。每行数据相对于一个时钟或频闪器边缘。本文档引用了计时模型，但没有描述这些模型的语法。定时模型语法请参见BoardSim用户指南。一般来说，默认的DRAM时序模型对于所有模拟都是足够的，因为它是基于JEDEC DRAM规范的时序要求。 l HyperLynx模型库还提供了源自JEDEC规范要求的默认控制器定时模型。在某些情况下，这个模型对于系统质量的估计是足够的。

2025-02-28

Xilinx-Micron-DDR4仿真模型已解（完整文件）

MIG路径下仿真模型： Vivado\2024.2\data\ip\xilinx\ddr4_v2_2\data\dlib\ultrascale\ddr4_sdram\tb 路径下各个文件，已解，可看system_verilog及verilog。

2025-01-22

FPGA-STM32编码器应用设计（FSMC交互，含完整源码及视频讲解）

压缩包内容： FPGA+STM32完整源码，烧录直接可用；设计文档；视频讲解。主控：EP4CE10F17I7N+STM32F407IGT6 软件：Quartus II+keil 简介　　本硬件电路方案是针对集电极开路输出的编码器设计的。隔离前电压为5V，同时5V也是编码器的驱动电压，由外部供电；隔离后电压为3.3V，由核心板提供。隔离芯片采用3通道ADUM1300隔离芯片。因为是集电极开路输出，所以输出信号的电压是不确定的，需要加1K的上拉电阻，为了能得到较为稳定的信号，在信号的输出端加上100PF的滤波电容。信号经过隔离芯片隔离后直接连接到FPGA 的IO上。代码简介　　ARM与FPGA之间通过FSMC总线实现通信，ARM定时读取FPGA的脉冲计数值并通过串口软件显示出来，在串口工具上发送命令“reset/cr/lf”能实现复位功能。操作步骤 1、根据视频教程及硬件电路原理图设计硬件电路； 2、正确连接硬件电路； 3、下载FPGA程序； 4、下载ARM程序； 5、打开串口调试工具接收计数脉冲值； 6、发送复位命令“reset/cr/lf”进行验证。

2025-01-17

本科毕设系列（五）：基于zigbee的稻田环境监测系统设计

功能: 主机 1、显示从机测量数据，并对从机进行阈值设置 2、实现多从机监测 3、具有报警功能（土壤湿度过低、温度过低）；从机 1、测量温湿度、土壤湿度以及光照度，并发送给主机显示 2、继电器1：土壤湿度过低打开水泵继电器2：温度过低加热；主要是使用proteus仿真，没有进行实物制作，如需实物制作可联系我。配套文件将在后续继续更新上传，本次只上传论文。简版摘要，详细请参考原文：基于此，本文设计一种基于紫蜂技术的农田环境监测系统，这个系统可以实时获取和分析中大型稻田环境数据，为农场主提供科学种植依据，优化中大规模农场管理决策，提升农业效率和环保水平，减少人工投入，推动传统农业向现代化发展。该系统可以实时监测农田环境中的温度、湿度、光照等参数，并将数据传输到远程服务器，进行实时分析和处理。农场主可以通过远程监控，时刻了解农田环境的变化，采取相应的措施，确保农田环境的健康和稳定。该系统的应用将推动农业生产的现代化和智能化，提高农业产出和品质，减少环境污染和资源浪费，推动可持续发展。

2025-01-12

Multisim更新：振幅调制器+解调器（含仿真程序+文档+原理图+PCB）

压缩包含：仿真源文件+设计报告+原理图&PCB（AD及立创EDA都有，2版本）+BOM清单 1. 基本要求 (1) 实现基带信号的传输。基带信号定义为2kHz~10kHz的语音信号（实际测试过程可以用单频正弦波替代），要求接收端解调后的模拟信号波形无明显失真； (2) 载波频率设置规则： ➢中心频率：f0=2.79MHz. ➢载波频率误差：±0.05MHz，频率稳定度不低于10-3； (3) 发送端调幅指数ma在30％~80％之间。输出负载50Ω，波谷Vpp>0.8V； (4) 接收端输入阻抗50Ω，接收机灵敏度≤-30dBm(输入波形峰值≤10mVp)，仿真发射端与接收端级联时，可以采取下列电阻分压(信号无失真传输)方式(图中参数为示波器10:1衰减电路，仅供参考)；发射端与接收端级联时的信号无失真传输参考电路(分压比10:1) (5) 接收端通频带≤1MHz，负载电阻16Ω，Vpp>0.8V； (6) 分块实现功能，要求每块的验证要完整；可部分级联或全部级联。 2.发挥部分已做，这里略。（写不下了）详细内容及讲解，参考我主页博客：Multisim更新：振幅调制器+解调器

2025-01-05

课设：Multisim发射机系统（含5个可运行文件）

压缩包有： MC1496.ms14 发射机系统(含功放).ms14 发射机系统(含乙类推挽).ms14 发射机系统(射随器).ms14功率放大器8欧姆,ms14 检波器.ms14 都是可以直接运行的，参数可调，到手即用。

2024-12-29

基于反馈电压调整的可调BUCK充电器设计（可用课设，实物已验证无误）

文件包含：立创原理图源文件+PCB制板文件+使用说明+BOM物料清单+相关手册及计算说明（PCB已经量产验证无误）一、设计简介基于反馈电压调整的可调BUCK电源，通过在原反馈回路上叠加DAC或PWM信号，改变反馈电压，从而使BUCK电路输出电压在5V~20V范围可调； 1.模块可以利用单片机DAC调整输出电压，没有DAC的单片机也可以使用PWM进行控制，从而达到同样的效果，输出电压纹波小于40mV。２.功率MOSFET驱动：作为功率MOSFET驱动电路的VCC，结合单片机的其它信号采集电路，实时调整栅极驱动电压，从而实现MOSFET的高效率开关。二、设计概述１.拥有独立5V和3.3V线性电源，方便配合单片机使用。２.同一个引脚兼容DAC或PWM控制输出电压３.DAC电压（PWM等效电压）范围为0~3.3V与输出电压成反比例关系４.BUCK主电路，输入24V，输出5V~20V，电流3A，功率60W，纹波小于20~40mV。 5、PCB尺寸：33.9mm*65.3mm，单面布局，双层板布线。

2024-12-20

FPGA架构讲解PPT（零基础学结构）

这个文档主要讲述FPGA芯片的底层结构，适合刚从业的FPGA开发人员或者芯片设计人员阅读，能够从芯片层面快速了解FPGA基础，有利于后续开发或设计。 FPGA，最忌讳的就是，一来就像单片机/MCU那样去写代码，实现什么功能，应该先了解什么是现场可编程门阵列的核心概念，再来开发，不然会如同囫囵吞枣，后面遇到问题发现，云里雾里的，不知道怎么办才好，这个文档有助于你学习。

2024-12-10

呕心沥血：JESD209-4中文精解手册（结合LPDDR4控制器仿真）

关于本册：Initial版本主要完成手册架构，对整个LPDDR4产品定义及常规操作流程做了介绍，供内部人员学习使用，跟training有关的时序操作流程及电气特性要求，将在下一版本发布。关键时序参数等一些常见的定义，大多分散在每一小节中，下一版本会起一小节单独做一个汇总。目录 1、封装及管脚定义 4 2、容量规格 8 3、状态流程 9 3.1、简易流程图 9 3.2、命令真值表 10 3.3、上电复位初始化 11 3.3.1、MPC Based training 13 3.4、MR寄存器 14 3.5、读写过程 15 3.5.1、Pre-Charge（预充电） 15 3.5.1.1定义及时序 15 3.5.1.2关键时序参数 15 3.5.2、Refresh（手动刷新） 16 3.5.2.1 ALL Bank刷新时序 16 3.5.2.2 Per Bank刷新时序 16 3.5.2.3关键时序参数 17 3.5.3、Self Refresh（自我刷新） 18 3.5.3.1 自我刷新时序 18 3.5.3.2 进入PD时序 19 3.5.3.3退出PD时序 19 略。。。。。

2024-12-01

空空如也

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