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RSS订阅原创 I2C总线协议
I2C是一种两线式串行总线，用于连接微控制器以及其外围设备，具有接口线少、控制简单、器件封装形式小和通信速率较高等优点。，两条线都是的。I2C协议属于I2C是可以，的总线协议，主机通过地址索引，驱动所需的从机设备。...
2022-08-03 14:33:33
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原创 MIPI协议之CSI2和DPHY
一旦在线路上观测到最终桥接状态（LP-00），车道将在空格状态（LP-00）中进入逃逸模式。如果LP-11在最终桥接状态（LP-00）之前的任何时间被检测到，逃逸模式进入程序将被终止，接收方将等待或返回停止状态。在这个过程中，发送端从停止状态开始先驱动发送端超低功耗请求状态（LP-10），再驱动发送端超低功耗请求状态（LP-00），随后，时钟通道进入超低功耗状态。如果发生错误，在发送端超低功耗请求状态后立即检测到LP-01或LP-11，超低功率状态进入程序将被终止，接收方将分别等待或返回停止状态。...
2022-07-25 17:28:19
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原创 uart串口通信传输协议
uart串口通信是一种异步串行全双工通信方式，tx端用于数据发送；rx端用于数据接收。信号线在空闲时为高电平。 异步通信是按字符传输的。每传输一个字符就用起始位来收、发双方的同步。不会因收发双方的时钟频率的小的偏差导致错误。这种传输方式利用每一帧的起、止信号来建立发送与接收之间的同步。特点是：每帧内部各位均采用固定的时间间隔，而帧与帧之间的间隔时随即的。接收机完全靠每一帧的起始位和停止位来识别字符时正在进行传输还是传输结束。uart也是异步通信方式，数据发送会包装成数据帧的形式发送，数据帧的格
2022-07-07 15:11:29
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原创 HDLbits9-Finite State Machines
15 Finite State Machines15.1 Simple FSM 1 (asynchronous reset)module top_module ( input clk, input areset, input in, output out ); parameter A = 1'b0, B = 1'b1; reg current_state,next_state; always @(posedge clk or posedge are
2022-05-02 16:37:53
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原创 HDLbits答案8-Counters&Shift Registers&More Circuits
12 Counters12.1 Four-bit binary countermodule top_module ( input clk, input reset, output [3:0]q ); always@(posedge clk) if(reset) q <= 4'b0000; else if(q == 4'b1111) q <= 4'b0000; else q <= q+1'b1; endmodule
2022-04-09 17:25:13
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原创 HDLbits答案7-Latches and Flip-Flops
11 Latcher and Flip-Flops11.1 D flip-flpsmodule top_module ( input clk, input d, output reg q ); always @(posedge clk) q <= d;endmodule11.2 D flip-flpsmodule top_module ( input clk, input [7:0]d, output reg [7:0]q );
2022-04-05 17:50:02
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原创 HDLbits答案6-Multiplexers&Arithmetic Circuits&Karnaugh Map to Circuit
目录8 Multiplexers8.1 2-to-1 multiplexers8.2 2-to-1 bus multiplexers8.3 9-to-1 multiplexer8.4 256-to-1 multiplexer8.5 256-to-1 4-bit multiplexer9 Arithmetic Circuits9.1 Half adder9.2 Full adder9.3 3-bit binary adder9.4 Adder9.5 Signed
2022-04-04 20:27:26
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原创 HDLbits答案5-Combinational Logic
7Basic Gates7.1wiremodule top_module(in,out); input in; output out; assign out=in; endmodule 7.2GNDmodule top_module(out); output out; assign out=1'b0; endmodule 7.3NORmodule top_module(in1,in2,out); input in1,in2; outp
2022-04-04 19:54:18
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原创 点云编译错误及解决
新手，运行代码一直报这样的错误，在各大群里面问了几天，终于有位大佬帮我解决了！！！解决方法：头文件前面加上#defineBOOST_TYPEOF_EMULATION
2021-11-09 10:37:29
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原创 FPGA&IC的面试题
每天学习一点，每天更新！都是网上收集的各类大佬整理的问题！所以会雷同，有问题联系我可以删除！1.什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系；异步逻辑是各时钟之间没有固定的因果关系。同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保存到下一个时钟脉冲的到来，此时无论外部输入x有无变化，状态表中的每个状态都是稳定的。异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的
2021-10-19 10:45:37
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原创 Verilog代码常见错误及改正
2021.8.28错误原因：不能索引到i2c_data_r的非数组类型的线。由于我在输入的时候没有定义i2c_data_r的位宽！改正：...
2021-08-28 19:55:25
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原创 Matlab画常见的信号函数二
一.Sa函数功能：产生Sinc或sin(pi*t)/(pi*t)函数波形.格式：y = sinc(x)代码如下：x = linspace(-5,5);y = sinc(x);plot(x,y);结果如下：二.调频余弦信号功能：产生调频余弦信号格式：y = chirp(t,f0,t1,f1) y = chirp(t,f0,t1,f1,'method') y = chirp(t,f0,t1,f1,'method',phi)...
2021-07-15 13:10:24
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原创 Matlab画常见信号函数一
1. 脉冲信号代码示例如下：t = linspace(0,1,101);y = [zeros(1,50),1,zeros(1,50)];plot(t,y)结果：2.2.阶跃信号代码示例如下：t = linspace(0,1,101);y = [zeros(1,50),ones(1,51)];plot(t,y);ylim([0 1.25]);结果如下：3.锯齿波代码示例如下：t = [0:0.1:20];f0 = sawtooth(t);su
2021-07-13 09:23:38
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原创 利用Matlab的Gui做一个蜂鸣器
这里我们只利用电脑自带的声卡！Gui图形界面如下：编写的回调的函数如下：F = str2double(get(handles.edit1,'String'));Fs = 44100;dt = 1.0/Fs;T = 1;N = T/dtt = [0:N-1]/N;x = 0.3*sin(2*pi*F*t);plot(t,x,'r','Linewidth',3);axis([0,0.01,-0.5,0.5]);set(gca,'color',[0.95,0.95,0.95])
2021-07-12 17:26:43
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原创 Matlab之初阶画图
常用画图函数及其作用plot(x,y,'str')plot即画图，x是横轴，也就是自变量；y是纵轴，也就是图形的函数；str是指改变图形线条颜色、类型的语句。str的内容可见下图：例程如下：x = 0:0.5:4*pi;y=sin(x);h=cos(x);w=1./(1+exp(-x));g=(1/(2*pi*2)^0.5).*exp((-1.*(x-2*pi).^2)./(2*2^2));plot(x,y,'bd-',x,h,'gp:',x,w,'ro-',x,g,'c^-')
2021-07-10 18:24:06
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原创 列表、字典、元组、集合总结
数据结构 是否可变 是否重复 是否有序 定义符号 列表（list） 不可编 可重复 有序 [ ] 元组（tuple） 不可变 可重复 有序 ( ) 字典 可变 key不可重复 无序 {key：value} value可重复 集合（set） 可变 不可重复 无序 { } ...
2021-06-18 16:00:15
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原创 列表简介哦
1.列表是什么列表是由一系列按特定顺序排列的元素组成。元素可由数字、字母等任何东西组成。例：values=['0','1','2','3','4','5']print(values)
2021-06-14 11:21:06
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原创 HDLbits答案4
@[TOC]目录5.Procedure5.1 Always blocks(combinational)5.2 Always blocks(clocked)5.3 If statement5.4 If statement latches5.5 Case statement5.6 Priority encoder5.7 Priority encoder with casez5.8 Avoiding latches6.More Verilog Features6.1 Conditional
2021-04-11 21:16:58
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原创 HDLbits答案3
目录4.层次结构4.1 模组4.2按位置连接端口4.3通过名称连接端口4.4三个模块4.5模块和向量4.6加法器14.7加法器24.8进位选择加法器4.9加减法4.1 模组4.2按位置连接端口4.3通过名称连接端口4.4三个模块4.5模块和向量4.6加法器14.7加法器24.8进位选择加法器4.9加减法4.层次结构4.1 模组4.2按位置连接端口4.3通过名称连接端口4.4三个模块4.5模块和向量4.6加法器14.7加法器24.8进位选择加法器4.9加减法4.1 模组module t
2021-03-26 16:45:35
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原创 HDLbits答案2
@@TOC3.向量3.1向量3.2向量更详细3.3矢量零件选择3.4按位运算符3.5四输入门3.6向量串联运算符3.7矢量反转3.8复制运算符3.9更多复制3.1向量module top_module (vec,outv,o2,o1,o0);input wire [2:0]vec;output wire [2:0]outv;output o1,o2,o0;assign outv=vec;assign o2=vec[2];assign o1=vec[1];assign o
2021-03-26 16:34:31
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原创 HDLbits答案1
目录1. 入门1.1 入门1.2 输出零2. 基本语言2.1 简易电路2.2 四线2.3 逆变器2.4 与门2.5 或非门2.6 XNOR门2.7 宣告电线2.8 7458芯片1.入门1.1 入门module top_module (one);output one;assign one=1’b1;endmodule1.2 输出零module top_module(zero);output zero;assign zero=1’b0;endmodule``2.
2021-03-16 16:40:25
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空空如也
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