【校招Verilog进阶挑战】 跨时钟域传输篇：VL21 异步FIFO

已于 2022-08-13 18:23:56 修改
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分类专栏： # 校招Verilog篇刷题（含面试手撕代码） 文章标签： fpga开发 Verilog 校招
于 2022-05-18 00:34:35 首次发布
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本文链接：https://blog.youkuaiyun.com/ReCclay/article/details/124833036
这篇博客介绍了如何基于Verilog实现异步FIFO，重点在于跨时钟域传输和格雷码的应用。内容包括FIFO的位宽和深度参数化配置，以及读写指针的同步逻辑，特别是利用格雷码特性判断FIFO的空满状态。

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题目

描述
请根据题目中给出的双口RAM代码和接口描述，实现异步FIFO，要求FIFO位宽和深度参数化可配置。

电路的接口如下图所示。

双口RAM端口说明：

在这里插入图片描述
双口RAM端口说明：
在这里插入图片描述
异步FIFO端口说明：

在这里插入图片描述

双口RAM代码如下，可在答案中添加并例化此代码。

module dual_port_RAM #(parameter DEPTH = 16,
   parameter WIDTH
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