【校招Verilog进阶挑战】 跨时钟域传输篇:VL22 同步FIFO

本文介绍了如何使用Verilog实现同步FIFO,重点讨论了FIFO的waddr、raddr、wfull和rempty的设计,并探讨了在跨时钟域传输中的处理方法,提供了一种解决读空和写满标志判断的方案。

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笔试和面试中经常考察FIFO,是比较考验功底的一个重要问题!

题目

描述
根据题目提供的双口RAM代码和接口描述,实现同步FIFO,要求FIFO位宽和深度参数化可配置。

电路的接口如下图所示。

在这里插入图片描述

端口说明如下表。

双口RAM端口说明:

在这里插入图片描述

同步FIFO端口说明:

在这里插入图片描述

双口RAM代码如下,可在答案中添加并例化此代码。

module dual_port_RAM #(parameter DEPTH = 16
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