原地打转的瑞哥-优快云博客

原创【IC验证】systemverilog_静态与动态

详细介绍了systemverilog中静态和动态的概念，从变量和方法的两个角度进行介绍，给出了每个成员的特性，并寄出了实际的例子。

2024-12-27 15:52:24 417

原创【IC验证】verilog及systemverilog特殊特性的分析

本文主要汇总分析verilog及systemverilog学习过程中出现的特殊问题；always过程块实现时序逻辑和组合逻辑和连续赋值语句赋值要消耗仿真时间；接口内部的时钟，会比外部提供的时钟，存在延迟；触发事件，@xxx，存在延迟；（1）在verilog实现的硬件电路中，同一时刻不同过程块中的并行语句，是并行执行；（2）在verilog和systemverilog仿真时，同一时刻同一过程块中的串行语句，是串行执行；

2024-12-24 21:14:32 998

原创【IC验证】systemverilog_数组

详细讲述了systemverilog中的数组，讲述了定长数组、动态数组、队列及关联数组的定义及常见用法。

2024-12-05 22:09:30 1446

原创【IC验证】systemverilog_函数和任务

基于systemverilog的任务和函数的简介及实例。

2024-12-03 20:20:07 832

原创【IC验证】systemverilog_接口

systemverilog接口(interface)进行详细说明，并介绍了modport和clocking block的用法。

2024-11-19 17:15:15 1097

原创【IC验证】systemverilog_设计特性

针对systemverilog相较于verilog在设计特性（可综合）的扩展进行了讲述。

2024-11-07 21:04:39 739

原创【IC验证】systemverilog_信号类型

在systemverilog中，var类型既可以连续赋值又可以在过程块中赋值，而在verilog中，reg类型只能在过程块中赋值；systemverilog中的信号类型主要分为线网类型（wire）和变量类型（var）；线网类型的信号只能进行连续赋值，变量类型的信号既可以连续赋值又可以在过程块中进行赋值；有符号数：byte，shortint，int，longint，integer。类型的信号既可以连续赋值又可以在过程块中赋值；无符号数：wire，reg，logic，bit。信号可以分为有符号数和无符号数；

2024-10-30 21:53:51 583

原创【IC验证】linux系统下基于QuestaSim的systemverilog仿真TCL命令

linux系统下基于QuestaSim的systemverilog仿真TCL命令

2024-10-30 20:22:33 544

原创【IC验证】vcs+verdi联合仿真及makefile文档编写（systemverilog和UVM）

【IC验证】vcs+verdi联合仿真及makefile文档编写（systemverilog和UVM）

2024-10-29 15:25:56 1995

原创【verilog刷题】门控时钟

基于verilog实现门控时钟。

2024-10-21 11:41:45 419

原创【verilog刷题】时钟切换电路

基于verilog的时钟切换电路

2024-10-20 16:41:10 537

原创【IC验证】systemverilog_随机约束

基于stsyemverilog(UVM)随机约束

2024-10-15 21:03:32 584 1

原创【FPGA】面试八股

FPGA面试八股总结

2024-10-07 21:52:30 2072

原创【IC验证】systemverilog_断言

本文基于systemverilog(UVM)对断言（assertion）进行了详细的介绍，举例说明了常见的断言语法，并基于APB给出断言实例。

2024-10-07 18:11:21 1920

原创【FPGA】STA静态时序分析

静态时序分析

2024-07-03 16:35:44 1606

原创【数电】IEEE754浮点数

【数电】IEEE754浮点数

2023-11-15 15:33:15 371

原创【verilog】verilog语法刷题知识点总结

本文详细讲解了在刷题过程中遇到的verilog语法细节知识点。

2023-11-09 18:04:59 673

原创【牛客网verilog刷题】存储器，VL53/VL54单双端口ROM

本文详细讲解了单双端口ROM常见注意点，并以牛客网VL53/VL54单双端口ROM两个题为例进行了讲解。

2023-11-01 17:49:16 230

原创【牛客网verilog刷题】跨时钟域传输，VL49脉冲同步电路

【牛客网verilog刷题】跨时钟域传输，VL49脉冲同步电路

2023-11-01 15:50:24 253

原创【牛客网verilog刷题】跨时钟域传输，VL46同步FIFO（详细讲解了同步fifo）

本文详细讲解了FPGA基于verilog的异步fifo原理及实现方法，并以牛客网VL46同步FIFO为例进行说明。

2023-10-26 21:59:23 405

原创【牛客网verilog刷题】详细讲解了常见分频方法，以牛客网时序逻辑VL40、VL41、VL42题为例

本文详细讲解了基于verilog的常见分频方法，并以牛客网时序逻辑部分VL40、VL41、VL42题为例。**注意：**使用自己编写的分频器时序性能并不好，对时序要求较高的话，建议使用ip核。

2023-10-26 13:02:42 255

原创【牛客网verilog刷题】时序逻辑VL39自动贩卖机2

【牛客网verilog刷题】时序逻辑VL39自动贩卖机2，verilog实现自动贩卖机，两种输入（0.5元、1元），一个饮料选择信号（sel），两种输出（1.5元饮料，2.5元饮料），一种找零（0.5元）。

2023-10-24 15:33:46 541

原创【牛客网verilog刷题】时序逻辑VL32非整数数据位宽24to128

【牛客网verilog刷题】时序逻辑VL32非整数数据位宽24to128

2023-10-20 21:00:37 159

原创【牛客网verilog刷题】时序逻辑VL31数据累加输出（介绍了valid/ready双向握手机制）

本文详细说明了valid/ready握手机制，并以加法器为例进行说明。

2023-10-19 20:22:08 446

原创【verilog】有限状态机

基于verilog有限状态机的详细说明，并以序列信号检测器为实例进行细节说明。

2023-10-11 20:04:37 3914 2

原创【FPGA】基于vivado FPGA设计过程中时序报红的分析及解决办法

基于vivado FPGA设计过程中时序报红的分析及解决办法

2023-10-08 19:41:25 9339 3

原创【接口协议】FPGA AXI接口协议详解

FPGA AXI接口协议详解，并实现数据读写

2023-09-16 19:27:29 3061

原创【verilog】verilog 中for循环的使用

【verilog】verilog 中for循环的使用

2023-09-09 19:37:24 25527

原创【verilog】generate的循环（generate for）和条件分支（generate if 、generate case)的使用方法

generate的循环（generate for）和条件分支（generate if 、generate case)的使用方法

2023-09-07 19:06:30 10758 2

原创【接口协议】FPGA实现IIC协议对EEPROM进行数据存储与读取（AT24C64）

使用vivado实现IIC协议对EEPROM进行数据存储与读取。本文是基于正点原子的“达芬奇”开发板资料进行学习的笔记，对部分地方进行了修改，并进行了详细的讲解。

2023-08-12 15:47:48 2466 4

原创【接口协议】FPGA实现UART协议进行数据的发送与接收

FPGA实现UART协议进行数据的发送与接收

2023-07-14 11:44:37 1305

原创【接口协议】FPGA实现SPI协议基于ADC128S022进行模拟信号采集

FPGA实现SPI协议基于ADC128S022进行模拟信号采集

2023-07-12 16:44:35 6037 3

原创【FPGA】从modelsim中导出波形数据

从modelsim导出波形数据

2023-05-28 15:42:27 4437 2

原创使用命令提示符恢复文件夹下隐藏文件

使用命令提示符恢复隐藏文件

2023-05-18 18:34:03 1001 1

原创【牛客网verilog刷题】跨时钟域传输，VL45异步FIFO（详细讲解了异步fifo）

【牛客网verilog刷题】跨时钟域传输，VL45异步FIFO（详细讲解了异步fifo）

2023-01-03 16:18:25 1111 1

原创【FPGA】7系列 FPGA时钟资源及时钟IP核配置 Xilinx

7系列 FPGA时钟资源及时钟IP核配置 Xilinx

2022-09-08 12:21:05 5497

原创【FPGA】XILINX DDR3的MIG IP核的配置

XILINX DDR3的MIG IP核的配置

2022-09-04 19:05:43 4972

原创【FPGA】vivado2019.2安装+license添加教程

vivado2019.2安装+license添加教程

2022-07-05 17:41:25 73149 41

原创【FPGA】vivado安装报错：Xilinx Design Tool显示为红色

报错原因：已经安装过vivado，Xilinx Design Tools文件夹已经存在了。解决方法：找到“Xilinx Design Tools”文件夹并删除。Xilinx Design Tools文件夹路径：C:\用户\用户名\AppData\Roaming\Microsoft\Windows\Start Menu\Programs...

2022-07-01 11:13:36 7070 15

原创【FPGA】Modelsim的使用方法

Modelsim的使用方法1新建库File->New->Library…Create:选择创建的库，一般选择第三项。Library Name:库的名字，一般以字母下划线命名。Library Physical Name：默认。2新建工程File->New->Project…Project Name:工程名，不要出现中文字符，空格，一般以字母或下划线命名。Project Location：文件保存路径，点击Browse，选择路径，最好每个工程建一个文件夹。其他默认

2021-10-10 00:04:36 25171 10

空空如也

空空如也