【校招Verilog进阶挑战】 跨时钟域传输篇：VL23 格雷码计数器

题目

描述：实现4bit位宽的格雷码计数器。

电路的接口如下图所示。

输入描述：
input clk,
input rst_n

输出描述：
output reg [3:0] gray_out

题解

题目有问题，转格雷码计数器是两个时钟加1，这样对二进制的计数使用5位，取高4位的时候相当于两个clk变化一次！

`timescale 1ns/1ns

module