【校招Verilog进阶挑战】 时序逻辑篇：VL11 状态机-非重叠的序列检测

题目

描述

设计一个状态机，用来检测序列 10111，要求：

1、进行非重叠检测 即101110111 只会被检测通过一次

2、寄存器输出且同步输出结果

注意rst为低电平复位

信号示意图：

波形示意图：

输入描述：
输入信号 clk rst data
类型 wire

输出描述：
输出信号 flag
类型 reg

题解

非重叠序列检测，当状态是S4时，再输入0，注意不能借用前面的1，需要跳转到IDLE！

程序和上面的框图状态起始不一样，程序状态是从S1开始标注的，本质还是一样的！<