【校招Verilog进阶挑战】时序逻辑篇：VL8 非整数倍数据位宽转换24to128

ReCclay

已于 2022-08-03 14:40:26 修改

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分类专栏： # 校招Verilog篇刷题（含面试手撕代码）文章标签： fpga开发数字IC 校招 Verilog

于 2022-05-10 21:56:33 首次发布

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本文介绍了如何使用Verilog设计一个数据位宽转换电路，将24位输入数据转换为128位输出。重点在于确保先到达的数据填充到输出的高位。电路接口包括valid_in、data_in、valid_out、clk和rst_n信号，其中valid_in和valid_out用于标记数据有效性，clk为时钟，rst_n为异步复位信号。

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题目

描述
实现数据位宽转换电路，实现24bit数据输入转换为128bit数据输出。其中，先到的数据应置于输出的高bit位。

电路的接口如下图所示。valid_in用来指示数据输入data_in的有效性，valid_out用来指示数据输出data_out的有效性；clk是时钟信号；rst_n是异步复位信号。

在这里插入图片描述

接口时序示意图

输入描述：

input                 	clk         ,   
input                 	rst_n       ,
input                	valid_in    ,
input    [

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