【校招Verilog进阶挑战】 时序逻辑篇：VL12 状态机-重叠序列检测

题目

描述

设计一个状态机，用来检测序列 1011，要求：

1、进行重叠检测 即10110111 会被检测通过2次

2、寄存器输出，在序列检测完成下一拍输出检测有效

注意rst为低电平复位

信号示意图：

波形示意图：

输入描述：
输入信号 clk rst data
类型 wire

输出描述：
输出信号 flag
类型 reg

题解

`timescale 1ns