【校招Verilog进阶挑战】 时序逻辑篇：VL6 数据串转并电路（体会：拼接晚数据一拍）

题目

描述
实现串并转换电路，输入端输入单bit数据，每当本模块接收到6个输入数据后，输出端输出拼接后的6bit数据。本模块输入端与上游的采用valid-ready双向握手机制，输出端与下游采用valid-only握手机制。数据拼接时先接收到的数据放到data_b的低位。

电路的接口如下图所示。valid_a用来指示数据输入data_a的有效性，valid_b用来指示数据输出data_b的有效性；ready_a用来指示本模块是否准备好接收上游数据，本模块中一直拉高；clk是时钟信号；rst_n是异步复位信号。

接口时序示意图

输入描述：
input clk ,
input rst_n ,
input valid_a ,
input data_a

输出描述：
output reg ready_a ,
output reg valid_b ,
output reg [5:0] data_b