【校招Verilog进阶挑战】 时序逻辑篇：VL5 信号发生器

已于 2022-08-03 14:41:04 修改
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分类专栏： # 校招Verilog篇刷题（含面试手撕代码） 文章标签： Verilog 校招 数字IC
于 2022-05-10 16:46:58 首次发布
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本文介绍了如何使用Verilog HDL设计一个信号发生器，根据输入wave_choise的值产生方波、锯齿波或三角波。详细阐述了三种波形的实现原理，包括方波的计数器实现，锯齿波的递增与跳变，以及三角波的递增与递减过程，并提供了testbench的验证方法。

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文章目录

题目

题目描述：

请编写一个信号发生器模块，根据波形选择信号wave_choise发出相应的波形：wave_choice=0时，发出方波信号；wave_choice=1时，发出锯齿波信号；wave_choice=2时，发出三角波信号。

模块的接口信号图如下：

在这里插入图片描述

模块的时序图如下：

在这里插入图片描述

请使用Verilog HDL实现以上功能，并编写testbench验证模块的功能

输入描述：
clk：系统时钟信号
rst_n：异步复位信号，低电平有效
wave_choise：2比特位宽的信号，根据该信号的取值不同，输出不同的波形信号

输出描述：
wave：5比特位宽的信号，根据wave_choise的值，输出不同波形的信号

题解

首先是方波的实现，较为简单，只需要设置一个计数器，使输出保持10个时钟为0，跳变为20，再保持10个时钟。依次循环。可以按照如下的过程实现：c

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题目描述： 请编写一个信号发生器模块，根据波形选择信号wave_choise发出相应的波形：wave_choice=0时，发出方波信号；wave_choice=1时，发出锯齿波信号；wave_choice=2时，发出三角波信号。 有一说一，牛客网现在的verilog的题出的就挺离谱，不看答案题目都不知道啥意思. 解题思路： 这一题首先需要确定如何得到三种信号，以及最基本的三种信号的幅值、周期，题目里全都没有。从答案可以看出，方波周期为20个clk，且占空比为0.5，锯齿波周期为21个clk，三角波周期
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