【Verilog基础】CDC跨时钟域方法，典型异步电路设计之脉冲同步器（上）

一、前言

在数字芯片设计中常常涉及不同的工作时钟域，在异步时钟域间控制交互、数据交互又涉及异步电路设计。良好、健壮的异步电路设计可提高系统的稳定性、可靠性、健壮性。本博文介绍异步电路中的脉冲同步设计方法。

二、应用

在设计开发过程中，经常会有如下的应用： 时钟域A的脉冲信号需同步到时钟B中使用，其中时钟A与时钟B在不同场景下有不确定的关系，如下图（1）、（2）所示。

（1） 慢时钟域到快时钟域的脉冲同步

（2） 快时钟域到慢时钟域的脉冲同步

三、简单的脉冲同步器（慢时钟域到快时钟域）

脉冲同步器的基本原理：

• ①、将src_clk时钟域的输入脉冲src_pluse转换为src_clk时钟域的<