【Verilog基础】CDC跨时钟域方法，典型异步电路设计之脉冲同步器（下）

一、前言

上一篇文章中已经描述了简单的脉冲同步器，它可以实现简单应用场景下的同步功能，同时也存在不少应用限制或缺陷，例如：

• （1） 对src_clk与dst_clk关系较为敏感，当src_clk与dst_clk时钟频率差别很大时可能不适应；
• （2） 由于没有完整的握手机制，当多个src_pulse之间间隔较短时，可能存在脉冲同步丢失情况。
• （3） 当dst_clk时钟域出现无时钟或复位时，src_clk时钟域将丢失。

本文将对该同步器进行改进以满足更多异步脉冲同步场景。

二、原理

回顾上一篇文章中的同步器的基本设计原理：

• （1）源时钟域脉冲转换为源时钟域电平信号；
• （2）对单bit电平信号进行打拍的异步处理；
• （3）在目的时钟域中进行脉冲还原。

从以上设计原理中，我们可以发现该同步器的控制传递是单向的&#