【Verilog基础】时序逻辑亚稳态 + 组合逻辑竞争冒险 总结

前言

开始之前，首先需要弄清楚几个概念。

• 组合逻辑电路出现的是竞争冒险问题；
• 时序逻辑电路出现的是亚稳态问题。

亚稳态中：

• 与数据相关的是setup/hold（建立时间/保持时间）
• 与异步复位相关的是 recovery/removal（恢复时间和移除时间）

一、时序逻辑竞争冒险

1.1、什么是亚稳态

首先康康百度怎么解释亚稳态的：亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

根据百科解释，可以提炼以下特点：

• 1）亚稳态违背了时序，无法在规定时间成为稳态。
• 2）亚稳态输