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RSS订阅原创 竞争冒险 亚稳态 跨时钟域 异步fifo
1竞争冒险 竞争冒险存在组合电路中，以下图为例，对于图a中的与门，初始时刻A是高电平，B是低电平，输出Y是低电平。在某一个时刻B先开始跳变，并且达到了与门的VIL(max)，此时B被视为高电平，A在某一个时刻（稍微迟于B）也开始跳变，此时还没有达到VIL(max)，因此依然被视为高电平，此时Y输出为高电平，因此产生了尖峰脉冲。该尖峰脉冲是系统内部的一种噪声。 将这种两个逻辑信号同向相反的逻辑电平跳变的现象称为竞争。（竞争一定要在同一个门的输入有两个信号，并且这两个信号是朝着相反的方向跳变） 但是两个信号的竞
2021-07-27 13:36:34
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原创 UVM中的cast
类型转换$cast 1. $cast做枚举类型转换： 枚举类型的缺省类型为双状态int，可以使用简单的赋值表达式把枚举类型变量的值直接赋值给非枚举变量 如int，但SV不允许在没有进行显示类型转换的情况下把int变量直接赋值给枚举变量。SV要求显式的类型转换的目的在于让你意识到可能的数据越界情况。 typedef enum bit[1:0] {RED=0,BLUE,GREEN} COLOR_E; COLOR_E color,c2; int c; initial begin color = BLUE
2021-07-26 00:05:21
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原创 SV字体高亮
1.su root 2.cd /usr/share/vim/vim74/plugin 3.vim systemverilog.vim " Vim syntax file " Language: SystemVerilog " Maintainer: Stephen Hobbs <stephenh@cadence.com> " Last Update: Wed Jun 14 15:56:00 BST 2006 " Built on verilog.vim from vim63 " For v
2021-05-24 11:24:48
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原创 gvim编写.v .sv .pl .py文件头默认注释
su root vim /etc/vimrc 先声明不同有不同注释的，如shell,perl,python等，然后声明具有相同注释的,如Verilog，systemverilog,c,c++,makefile等。 不同部分的声明 func SetTitle() if &filetype == 'sh' call setline(1, "/#!/bin/bash") call setline(2, "/# ") call setline(3, "/# Author: .
2021-04-13 21:46:55
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原创 centos7安装python3.7.7
centos7安装python3.7.7 原地址 准备工作，切换root用户 提前装好libffi-devel模块(装好的跳过)，安装好依赖 1-yum install libffi-devel -y 2-yum -y groupinstall "Development tools" 3-yum -y install zlib-devel bzip2-devel openssl-devel ncurses-devel 4-sqlite-devel readline-devel tk-devel gdb
2021-04-01 16:06:15
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空空如也
空空如也
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