【Verilog基础】面试中常考的FIFO最小深度计算

已于 2023-08-21 23:44:30 修改
阅读量1.3k 收藏 9
点赞数 4
CC 4.0 BY-SA版权
分类专栏： # Verilog基础(含数电基础) 文章标签： FIFO最小深度
于 2022-01-10 18:02:07 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.youkuaiyun.com/ReCclay/article/details/122415797
本文详细探讨了在数字IC设计中计算FIFO最小深度的重要性，特别是在不同场景下，如fa>fb、fa<fb和fa=fb的情况，并通过实例计算了9种不同场景下的最小FIFO深度。关键在于理解数据突发长度和计算未被读走的数据个数。最后，文章提供了FIFO深度的计算公式并给出了实际工程设计中的真题案例。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

在这里插入图片描述

文章目录

数字IC设计中我们经常会遇到这种场景，工作在不同时钟域的两个模块，它们之间需要进行数据传递，为了避免数据丢失，我们会使用到FIFO。当读数据的速率小于写数据的速率时，我们就不得不将那些还没有被读走的数据缓存下来，那么我们需要开多大的空间去缓存这些数据呢？缓存开大了会浪费资源，开小了会丢失数据，如何去计算最小FIFO深度是我们讨论的重点。

一、数据突发长度(burst length)

在讲解如何去计算FIFO深度之前，我们来理解一个术语burst length，如果你已经了解了可以跳过。要理解数据的突发长度，首先我们来考虑一种场景，假如模块A不间断的往FIFO中写数据，模块B同样不间断的从FIFO中读数据，不同的是模块A写数据的时钟频率要大于模块B读数据的时钟频率，那么在一段时间内总是有一些数据没来得及被读走，如果系统一直在工作，那么那些没有被读走的数据会越累积越多，那么FIFO的深度需要是无穷大的，因此只有在突发数据传输过程中讨论FIFO深度才是有意义的。也就是说我们一次传递一包数据完成后再去传递下一包数据，我们把一段时间内传递的数据个数称为burst length。在维基百科中，burst transmission是这样解释的：<

了解本专栏 订阅专栏 解锁全文
FIFO最小深度计算
Crazzy_M的博客
07-23 5275
FIFO最小深度计算 文章目录1、FIFO最小深度2、示例分析 1、FIFO最小深度   在数据的传输中当读速率慢于写速率时，FIFO便可被用作系统中的缓冲元件或队列，类似于水流经过一个缓冲区，上游水流速度快，下游水流速度慢，部分水就可以被缓存在中间的缓冲区，但是上游与下游的水速差距过大，就会导致流入中间缓存区的水超出了缓存区承受能力导致水的溢出，不能顺利到达下游。在上游水流速度最大，下游水流速度最小的情况下，中间缓冲区不能溢出的大小就是我们关系的问题。   同理，读写速率差距过大，FIFO深度太小，就
【Verilog基础】AXI中常考面试点理解总结（包含Outstanding理解）
悟已往之不谏 知来者之可追
04-13 1万+
AXI中常考面试点理解总结（包含Outstanding理解）
史上最细的FIFO最小深度计算，（大多数笔试题中都会涉及）
芒果爱火锅的博客
08-16 3112
转载地址：https://www.cnblogs.com/dxs959229640/p/8144656.html 作者：星雨夜澈 出处：http://www.cnblogs.com/dxs959229640/ 数字IC设计中我们经常会遇到这种场景，工作在不同时钟域的两个模块，它们之间需要进行数据传递，为了避免数据丢失，我们会使用到FIFO。当读数据的速率小于写数据的速率时，我们就不得不将那些还没有被读走的数据缓存下来，那么我们需要开多大的空间去缓存这些数据呢？缓存开大了会浪费资源，开小了会丢失数据，..
FPGA FIFO深度计算
weixin_30868855的博客
06-19 407
转自：http://comm.chinaaet.com/adi/blogdetail/37555.html 首先，一定要理解清楚FIFO的应用场景，这个会直接关系到FIFO深度的计算，如果是面试官抛出的问题，那么有不清楚的地方，就应该进行询问。如果是笔试或者工程中需要计算FIFO深度的话，那么就需要自己考虑清楚。 其次，异步FIFO，读写时钟不同频，那么FIFO主要用于数据缓存，我们选择...
【FIFO】FIFO 最小深度计算
记录学习历程
05-15 2502
目录 为什么使用 FIFO FIFO 的深度大小 题型及解答 为什么使用 FIFO 当我们需要在两个模块之间进行数据的传输，并且两个模块的时钟是不同的，当一定数量数据传输时为了避免数据出现丢失，而且此时写入数据速率大于读出数据速率时，这时候需要将利用 FIFO 做缓冲。 FIFO 的深度大小 FIFO 的深度（大小）应使 FIFO 可以存储所有较慢的模块不读取的数据。 FIFO 仅在数据以突发形式出现时才起作用；不能有连续的数据进出（比如ADC连续采集数据）。如果有连续的数据流，那么所
fifo.rar_FIFO 深度_VHDL语言fifo_verilog 深度 fifo_verilog编写fifo
09-19
在本项目中，我们讨论的是一个深度为256的异步FIFO，该FIFO是使用Verilog硬件描述语言编写的，具有读写功能，能够有效地存储和传递数据。 首先，我们要理解FIFO的基本工作原理。FIFO内部由一组存储单元（如RAM或...
FIFO深度计算
little_ox的博客
07-08 6594
FIFO深度学习 格雷码的轴对称问题。这个我在学格雷码的时候还真没想到。 2，为何用格雷码而非二进制码做CDC。 3，异步FIFO的大致框图。 4，满空信号产生。尤其是满。 5，RDCLK和WRCLK差距较大时，是否会造成multi-bit的问题。 6，接5，是否会造成跳过了full而full+1的状态漏过满。 7，Verilog Coding。 SRAM用于数据的暂时存储，读写地址都由Controller控制，可以随机访问任意地址。FIFO是First in First out的缩写，其读写是有特定顺序的
Verilog基础知识7（FIFO深度计算）
时间的诗
07-15 2万+
需求说明：Verilog设计 内容       ：第一部分 FIFO深度讨论                   第二部分 FIFO深度计算 来自       ：时间的诗 第一部分 FIFO深度讨论 原文：http://comm.chinaaet.com/adi/blogdetail/37555.html 其实很惭愧，在这之前用FIFO都是直接用
fifo最小深度的计算
carrotbanana的博客
09-15 2078
例题：A/D采样率50MHz，dsp读A/D读的速率40MHz，要不丢失地将10万个采样数据送入DSP，在A/D在和DSP之间至少加多大容量（深度）的FIFO才行？其中在写入时每100个时钟周期会写40个，在读出侧每10个cycle会读8个，计算最小深度？考虑最坏的情况：写速率最大，读速率最小的时候，就是需要存储数据最多的时候，也就是FIFO深度的下限值。设计一个同步fifo，读写时钟相同，其中在写入时每100个时钟周期会写10个，具体哪个时刻写入不确定，在读出侧每10个cycle会读1个，计算最小深度？
计算异步FIFO的最小深度
weixin_43274923的博客
07-14 1203
计算异步FIFO的最小深度 转：https://blog.youkuaiyun.com/qq_26652069/article/details/90720568 目录 1.  异步FIFO最小深度计算 1.1 异步FIFO最小深度计算原理 1.2 异步FIFO最小深度常用计算公式 1. 2.1假如读写FIFO是同时进行的 1.2.2 读写FIFO不是同时进行的情况 2. 异步FIFO最小深度计算实例 2.1 用
FIFO最小深度计算问题
qq_33155311的博客
08-06 525
IC/FPGA逻辑设计笔试题中最常见的体型莫过于FIFO最小深度的计算了，以前看到过计算FIFO最小深度，需要代入公式，直到看到这篇文档，才觉得使用逻辑分析的方法来看更能让人理解的更为深刻。 文档把计算FIFO的最小深度的情况几乎列全了，所以几乎可以说看完这篇几乎就掌握了所有计算FIFO深度的问题了。（感谢作者） 计算FIFO深度最小深度的总的思路大概是： 算出写时钟周期，读时钟周期； 从描述中提取...
FIFO 最小深度计算 举例 总结
helrori
05-24 972
FIFO 最小深度计算 例子 - 1：f_wr > f_rd，连续读写 写时钟80MHz 读时钟50MHz Burst_Len = 120，也就是要求至少安全写入120个数据 连续写入和连续读取，无空闲时间，写入后立即开始读取 ,读写宽度相同 Sol: 写速率 > 读速率，FIFO迟早会被写满，但它要求至少写入120个数据后FIFO不满。 写入120个数据耗时 120 * 12.5 ns = 1500 ns。 写入开始后FIFO内数据以 30M/Date 速率增加。 数据增加持续了 1500 n
一看就会的FIFO最小深度计算
孜孜不倦
06-07 1826
计算题一直是笔试中常见的一类题型，上文我们学会了建立时间和保持时间的计算方法，本文来学习一下FIFO的深度计算问题。
FIFO(四)：异步FIFO的最小深度计算
热门推荐
风中少年的博客
05-31 3万+
目录 1. 异步FIFO最小深度计算 1.1异步FIFO最小深度计算原理 1.2 异步FIFO最小深度常用计算公式 1. 2.1假如读写FIFO是同时进行的 1.2.2 读写FIFO不是同时进行的情况 2. 异步FIFO最小深度计算实例 2.1 用于SDRAM中的读写FIFO 2.2异步时钟数据接口 3.FIFO实例 1. 异步FIFO最小深度计算 计算FIF...
我进入了华为海思的实习招聘流程，岗位是数字芯片设计。我是这个专业的学生，学过基础的verilog代码，但目前有一年没有做相关的项目和接触相关的知识了。如果只有一周的准备时间请问足够吗？给我具体的规划（时间，教学资料教学资源，题库来源）
最新发布
03-26
<think>好的，我现在需要帮用户制定一个一周内重新熟悉数字芯片设计相关的Verilog知识的学习计划，以应对华为海思的实习招聘。首先，我得分析用户的需求。用户可能之前学过Verilog，但可能有一段时间没用了，需要快速复习。时间只有一周，所以计划必须高效、重点突出。 接下来，我应该考虑华为海思的笔试和面试通常会涉及哪些内容。根据提供的引用资料，比如引用[1]提到的2023华为海思实习笔试真题，可能包含数字芯片设计的基础知识、Verilog编码、时序分析、低功耗设计等。引用[2]中的题目涉及ASIC低功耗方法，所以低功耗设计也是重点。 那么，我需要将一周的学习计划分成几个模块，每天专注不同的主题。第一天可以复习Verilog基础语法，因为这是基础，必须扎实。第二天可以练习组合逻辑和时序逻辑的设计，比如多路选择器、计数器、状态机等。第三天可能需要学习有限状态机的设计，因为这是数字设计中的核心内容。第四天可以关注测试平台和仿真，毕竟验证也是重要的一环。第五天要复习数字电路基础，如组合逻辑、时序逻辑、亚稳态等。第六天可以聚焦在华为海思的笔试真题，熟悉题型和考点。最后一天进行综合复习和模拟面试。 另外，用户需要教学资料和题库。推荐的资料应该包括经典的书籍，比如《Verilog数字系统设计教程》，以及在线资源如HDLbits，这样可以边学边练。题库方面，除了华为的真题，还可以包括其他常见的笔试题目，比如牛客网的题库，还有引用中提到的解析资料。 需要注意，用户可能时间紧迫，所以每个部分的学习内容不能太冗长，要抓重点。比如在Verilog语法中，强调阻塞与非阻塞赋值的区别，这是笔试常考的点。在状态机部分，明确三段式设计方法，避免锁存器的产生，这些也是面试中常被问到的问题。 同时，低功耗设计方法在引用[2]中被提到，所以需要单独强调，比如门级、架构级、RTL级的优化方法，以及它们的效率排序。这可能涉及时钟门控、电源门控、多电压域等概念，用户需要了解基本概念和常见方法。 测试平台和仿真的部分，用户需要掌握如何编写testbench，使用系统任务如$display和$monitor，以及波形分析工具。这部分可以通过实际编写测试案例来巩固。 最后，模拟面试和真题训练能帮助用户适应考试节奏，查漏补缺。特别是华为海思的真题解析，用户需要仔细研究，理解出题思路和解题技巧。 总结来说，计划需要覆盖Verilog语法、组合时序逻辑、状态机、测试仿真、数字电路基础、低功耗设计，并结合真题训练和模拟面试。每天安排明确的学习目标和练习，确保高效利用时间，同时推荐合适的资料和题库帮助用户准备。</think>### 一周内快速掌握Verilog数字芯片设计学习计划 针对华为海思实习笔试对Verilog和数字芯片设计的核心要求，以下计划以实战和高效复习为主，结合高频考点和经典题型设计。 --- #### **Day 1-2: Verilog语法与基础模块设计** **重点内容** 1. **基础语法回顾** - 数据类型：`wire`、`reg`、`parameter`的区别与使用场景 - 运算符优先级：位运算（`&`、`|`、`^`）与逻辑运算（`&&`、`||`）的区别 - 阻塞赋值（`=`）与非阻塞赋值（`<=`）的时序差异[^1] - `always`块与敏感列表（电平敏感 vs 边沿敏感） 2. **组合逻辑设计** - 多路选择器（MUX）、译码器（Decoder）、优先级编码器（Priority Encoder） - 避免锁存器（Latch）的方法：`if-else`和`case`必须覆盖所有条件 3. **时序逻辑设计** - D触发器（DFF）的结构与代码实现 - 同步复位与异步复位的代码写法与时序影响 - 分频器（Divider）设计：偶数分频与奇数分频 **推荐资料** - 书籍：《Verilog数字系统设计教程》（夏宇闻） - 在线练习：[HDLbits](https://hdlbits.01xz.net/) --- #### **Day 3-4: 有限状态机（FSM）与测试平台** **核心考点** 1. **状态机设计** - 三段式状态机（状态定义、状态转移、输出逻辑） - 状态编码：二进制编码、独热码（One-Hot）的优缺点 - 实战案例：自动售货机、序列检测器 2. **Testbench编写** - 时钟生成（`forever #5 clk=~clk;`）与复位信号初始化 - 使用`$display`和`$monitor`调试信号 - 波形分析工具（如ModelSim）的基本操作 **代码示例** ```verilog // 三段式状态机模板 module fsm (input clk, rst, output reg out); parameter S0=0, S1=1; reg [1:0] state, next_state; always @(posedge clk or posedge rst) if (rst) state <= S0; else state <= next_state; always @(*) begin case(state) S0: next_state = S1; S1: next_state = S0; endcase end always @(state) out = (state == S1); endmodule ``` --- #### **Day 5-6: 数字电路基础与华为真题训练** **高频考点** 1. **数字电路基础** - 组合逻辑优化：卡诺图化简、逻辑表达式最小化 - 时序约束：建立时间（Setup Time）与保持时间（Hold Time） - 亚稳态（Metastability）与同步器（Synchronizer） 2. **华为笔试真题训练** - 必刷题型：异步FIFO设计、低功耗方法（时钟门控、多电压域）[^2] - 代码题：跨时钟域处理（CDC）、序列检测器 **真题解析示例** **题目**：设计一个4位异步FIFO，深度为8。 **关键点**： - 格雷码（Gray Code）用于指针同步，避免亚稳态 - 空满判断逻辑：`wr_ptr`和`rd_ptr`的高位比较 --- #### **Day 7: 综合复习与模拟面试** 1. **查漏补缺** - 高频易错点：阻塞赋值误用、锁存器生成、跨时钟域信号处理 - 低功耗设计方法：门级（Clock Gating）、RTL级（Power Gating）、架构级（DVFS）[^2] 2. **模拟面试问题** - “如何优化一个关键路径较长的组合逻辑？” - “解释同步复位和异步复位的优缺点。” --- ### **推荐题库与资料** 1. **笔试真题** - 《2023华为海思实习笔试-数字芯片真题+解析》[^1] - 牛客网“数字IC/FPGA”题库 2. **进阶资料** - 《CMOS VLSI Design》（Neil Weste）第4章“时序电路” - 知乎专栏“数字芯片设计实战” --- ###
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

ReCclay

如果觉得不错，不妨请我喝杯咖啡

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值