【Verilog基础】定点小数的乘法运算

最新推荐文章于 2024-08-30 21:53:49 发布
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分类专栏： # Verilog基础(含数电基础) 文章标签： 定点小数
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本文介绍了定点小数的乘法运算，包括字长基本问题、溢出问题及十进制和二进制下的乘法规则。讨论了如何避免溢出，以及定点数乘法结果的位宽变化，并通过实例进行说明。

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文章目录

一、字长基本问题

字长（位宽）和小数部分字长共同构成了定点数的两个要素。以wl表示字长，fl表示小数部分字长，那么有符号定点数以Fix_wl_fl的形式表示，无符号定点数的字长以UFix_wl_fl的形式表示。对于定点小数，一旦wl和fl确定，那么小数点的位置即可固定。

下表给出了Fix_5_3与十进制小数的对应关系：

在这里插入图片描述

在定点小数中，有一类值得关注，那就是只有一位整数位的定点小数。下表给出了Fix_5_4与十进制小数之间的对应关系。可见，此类定点小数只能表示(-1,1)区间内的纯小数，范围受限。

在这里插入图片描述

二、溢出问题

定点数据在运算时要防止溢出，包括上溢（Overflow）和下溢（Underflow）。

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