【Verilog基础】定点小数的乘法运算

本文介绍了定点小数的乘法运算,包括字长基本问题、溢出问题及十进制和二进制下的乘法规则。讨论了如何避免溢出,以及定点数乘法结果的位宽变化,并通过实例进行说明。

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一、字长基本问题

字长(位宽)和小数部分字长共同构成了定点数的两个要素。以wl表示字长,fl表示小数部分字长,那么有符号定点数以Fix_wl_fl的形式表示,无符号定点数的字长以UFix_wl_fl的形式表示。对于定点小数,一旦wlfl确定,那么小数点的位置即可固定。

下表给出了Fix_5_3与十进制小数的对应关系:

在这里插入图片描述

在定点小数中,有一类值得关注,那就是只有一位整数位的定点小数。下表给出了Fix_5_4与十进制小数之间的对应关系。可见,此类定点小数只能表示(-1,1)区间内的纯小数,范围受限。

在这里插入图片描述

二、溢出问题

定点数据在运算时要防止溢出,包括上溢(Overflow)和下溢(Underflow)。

### Verilog定点小数运算的实现 #### 1. 定义数据类型和位宽 在Verilog中,为了精确控制数值范围和精度,通常会定义特定宽度的有符号或无符号整型变量。对于定点小数,可以通过指定总位数以及小数点位置来表示。 ```verilog // 假设使用8位二进制定点数,其中4位用于整数部分,3位用于小数部分,剩下一位作为符号位 wire signed [7:0] fixed_point_number; ``` 此声明创建了一个带有符号的8位寄存器`fixed_point_number`[^1]。 #### 2. 加法与减法操作 当执行加法或减法时,两个操作数应该具有相同的位宽,并且它们的小数点应当对齐: ```verilog module adder ( input wire signed [7:0] a, // 输入A input wire signed [7:0] b, // 输入B output reg signed [7:0] sum // 输出求和结果 ); always @(*) begin sum = a + b; // 执行加法运算 end endmodule ``` 这段代码展示了如何在一个模块内完成两组固定点数之间的简单相加过程[^4]。 #### 3. 乘法操作 由于乘积可能会超出原始输入信号所能表达的最大值,因此需要提前考虑目标产物所需的额外空间大小。假设我们正在处理的是Qm.n格式(即m位整数+n位分数),那么最终的结果将会是Q(2*m).(2*n): ```verilog function automatic signed [15:0] multiply( input signed [7:0] multiplicand, input signed [7:0] multiplier ); begin : mult_process return multiplicand * multiplier >>> n; // 右移n位调整回原来的q格式 end endfunction ``` 这里展示了一种简化版的方法来进行两个Q7.0形式的操作数间的相乘,并通过右移恢复到期望的比例因子. #### 4. 绝对值计算 针对可能存在的负数情况,在某些应用场景下还需要能够获取给定数值对应的正向量级: ```verilog assign abs_value = (input_num[7]) ? ~input_num + 1'b1 : input_num; ``` 上述语句利用了条件运算符(`?:`) 来判断最高有效位是否为'1'(意味着这是一个负数),如果是的话就对其做按位取反再加一;否则保持不变。
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