【Verilog基础】Verilog易错知识点总结（不断更新）

最新推荐文章于 2025-09-18 02:14:51 发布
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分类专栏： # Verilog基础(含数电基础) 文章标签： fpga开发
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本文链接：https://blog.youkuaiyun.com/ReCclay/article/details/115220227
本文总结了Verilog设计中常见的错误点，包括RTL设计文件的注意事项和Testbench的编写技巧。在RTL设计中，强调了Testbench模块无需端口声明，复位信号的处理方式以及避免信号与时钟边沿对齐。在Testbench部分，提到了例化模块时最后一个信号后的逗号问题，以及如何在module内部定义输入信号到例化模块。

RTL设计文件

Testbench文件

  • timescale 开头的点
`timescale 1ns/1ns //注意开头的`是数字1左边那个
  • Testbench文件的module通常没有端口，直接分号结尾即可
module xxx;

...

endmodule
  • 延时时间

rst 复位一般是：

#(`clock_period*200);

某

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文章目录Verilog HDL 知识点1 阻塞赋值和非阻塞赋值2 Verilog HDL设计建模3 数据类型4 循环语句5 assign语句和always语句的主要区别 Verilog HDL 知识点 主要总结梳理一些Verilog HDL学习过程中重点知识 1 阻塞赋值和非阻塞赋值 阻塞赋值：过程块激活后，按从上到下顺序进行计算赋值，一条不结束不会执行下一条； 赋值符号：= 非阻塞赋值：过程块激活后，保存旧值，按从上到下顺序进行计算，但不进行赋值，需要等到整个always语句结束时再进行
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